本发明专利技术涉及用于估算第一晶片（110）中的非均匀变形的方法，第一晶片通过分子附着力键合至第二晶片（120）。本发明专利技术方法包括对多个测量点进行记录的步骤，每一个测量点在局部上表示第一晶片的表面的水平；对第一晶片中经过多个测量点的表面轮廓进行限定的步骤；对第一晶片的表面轮廓进行处理以由此确定特征值的步骤；以及根据特征值对第一晶片中非均匀变形水平进行估算的步骤。本发明专利技术还包括能够估算该非均匀变形的装置（147）。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及通过将由初始衬底形成的至少一层转移到最终衬底上来制造多层半导体晶片或衬底的制造领域，所述被转移层与初始衬底的一部分对应。被转移层还可以包括元件或多个微元件的全部或部分。
技术介绍
本专利技术涉及在通过分子附着力将层键合至衬底时所出现的非均匀变形问题，更确切地讲，涉及将该层从被称为“施主衬底”的初始衬底上转移至被称为“接收衬底”的最终衬底。该变形已经在必须将微元件的一个或多个层转移到最终支承衬底上的元件三维集成(3D集成)技术的情形中明显地观察到，但在电路的转移或背光成像器件的制造情形中也观察到该变形。尤其，由于被转移层中一般具有尺寸非常小且数量很大的微元件，因此每一个被转移层必须以很好的精确度布置在最终衬底上，以满足与下面的层的非常严格的对准。此外，有必要对转移之后的层执行处理，以便例如形成其它微元件、揭开表面上的微元件、形成互连件，等等。然而，申请人注意到，在该转移之后出现以下情形，即很难或甚至不可能形成与转移前所形成的微元件对准的另外微元件。该未对准现象参考图IA至图IE进行描述，图中示出了三维结构的一个实施例，其包括将形成在初始衬底上的一层微元件转移到最终衬底上和在键合之后的初始衬底的暴露面上形成另外的微元件层。 图IA和图IB不出了形成有第一系列微兀件11的初始衬底10。微兀件11依靠掩模通过光刻法来形成，所述掩模能够对与待制造的微元件11对应的图案的形成区域进行限定。如图IC所示，然后使初始衬底10中包含微元件11的面与最终衬底20的面紧密接触，从而形成复合结构25。初始衬底10与最终衬底20之间的键合通过分子附着力来实现。从而，在衬底10和20之间的键合界面上得到微元件11的掩埋层。在键合之后，如图ID所示，使初始衬底10被薄化，以便移除微元件11层上的一部分材料。然后，得到由最终衬底20和与初始衬底10的其余部分对应的层IOa形成的薄化复合结构30。如图IE所示，三维结构制作过程中的下一步在于，在薄化初始衬底10的暴露表面的水平处形成第二层微元件12，或者在暴露表面上以与包含在层IOa中的元件对齐的方式执行补偿工艺步骤(接触、互连，等等)。为简便起见，在本文的其余部分中，术语“微元件”涉及由在层中或层上实现的工艺步骤所产生的器件或任何其它图案，并且所述器件或任何其它图案的定位必须精确控制。从而，可能出现有源或无源元件、接触或互连的问题。从而，为了形成与掩埋微元件11对准的微元件12，使用与用于形成微元件11时类似的光刻掩模。文中，类似掩模意指设计成在加工处理期间联合使用的掩模。诸如层IOa的被转移层一般包括在微元件的水平上和在形成在工艺处理步骤(诸如为了光刻所执行的那些步骤)期间，专门由定位和对准工具使用的层的薄片的水平上的标记(或标识)。然而，即使使用定位工具，在一些微元件11和12之间仍出现偏移，诸如图IE中所示的偏移 All、A 22, A 33, A 44 (分别与微元件对 111/121、112/122、113/123 和 114/124之间观察到的偏移对应)。这些偏移不是可能起源于衬底的错误装配的基本变形(平移、旋转或平移和旋转的组合)的结果。这些偏移在将初始衬底与最终衬底装配时由来自初始衬底的层中所出现的非均匀变形而产生。这些变形在一些微元件11的水平 上引起局部的非均匀移动。此外，形成在转移后衬底的暴露表面14b上的一些微元件12与这些微元件11之间具有可以为几百纳米或甚至一微米的量级的位置变化的特征。两层微元件11和12之间的所谓“重叠”或未对准现象可能是短路、堆中畸变或两层微元件之间的连接错误的起因。因此，如果被转移微元件是由像素形成的成像器并且后转移处理步骤旨在在这些像素的每一个上形成滤色器，则在这些像素中的某些像素上观察到着色功能丢失。从而，该未对准现象导致所生产的多层半导体晶片的质量和价值下降。因微元件小型化需求的不断增加和每个层中微元件集成密度的不断增加，该现象的影响变得越来越严重。目前通常用来确定多层晶片中是否存在明显非均匀变形的方法在于，通过在那些微元件上或附近形成的标识(游标等)的水平上执行位置的光学测量来确定多个微元件的定位。然而，只可以在薄化初始衬底之后并且在初始衬底10的暴露表面14b上执行补偿工艺步骤之后进行这些定位测试。此外，如果在初始衬底被薄化之后在其中检测到对准缺陷，则不可能校正这些缺陷。在该情形下，薄化初始衬底不可能被重复利用。在最终衬底中，如果定位测试在薄化复合结构中发现在可靠度和/或性能方面不可接受的未对准，则将丢弃最终衬底，这明显增加了多层晶片的制造成本。此外，在专利文献WO 2007/103566A2中描述了用于确定半导体晶片中未对准的技术。更确切地说，该技术旨在估算在光刻步骤期间易于出现在晶片中的未对准，这些未对准由晶片中产生的机械应力引起。实际上，该技术在于，在通过在衬底上的沉积而产生的层的一面上执行曲率测量。根据在层的不同点处所获得的曲率数据，来相对于衬底确定该层的内部机械应力。当知道这些应力时，可以相对于衬底估算该层的“移动”。在光刻步骤之前或期间估算这些移动，尤其能够确定如何补偿或校正光刻参数以使未对准最小化。然而，该技术仅仅涉及在通过在衬底上沉积(或者可以通过离子注入、退火或腐蚀)来生成的整个层上产生的变形的估算。这些所谓的非均匀变形实际上是在沉积于衬底的整个层上所达到的机械平衡的结果。这类变形因使用尤其考虑到机械定律和有效厚度的模型而具有目前相对可预见性的特性(参见文献WO 2007/103566A2中第5页等式5)。文献WO 2007/103566A2中描述的技术没有设计成对由两个晶片的键合所产生的非均匀变形进行估算，然而，特别是对于分子附着力式的键合，其机理目前仍不是很了解。申请人:注意到，由分子附着力产生的非均匀变形的特性是随机的，在任何情形下与经典非均匀变形都很不相同。现时，还没有模型能够可靠地估算在通过分子附着力键合至衬底的层中所产生的非均匀变形的水平。因此，存在以下需求，即在加工多层结构的早期阶段，以简单且有效的方式估算在依靠分子附着力键合而产生的多层结构中的非均匀变形的水平。
技术实现思路
本专利技术的一个目的是提出能够满足上文所述的需求的方案。为此，本专利技术提出一种估算第一晶片中的非均匀变形的方法，所述第一晶片通过分子附着力键合至第二晶片，所述估算方法包括测定多个测量点的步骤，每一个所述测量点在局部上表示所述第一晶片的暴露表面的水平；对所述第一晶片中经过多个测量点的至少一个表面轮廓进行确定的步骤； 对所述第一晶片的表面轮廓进行处理以便由此确定被处理表面轮廓的特征值的步骤；以及根据所述特征值对所述第一晶片中的非均匀变形的水平进行估算的步骤。由于本专利技术的估算方法，可以估算紧随在初始衬底在与最终衬底键合之后初始衬底中的非均匀变形水平。基于非均匀变形水平的估算，可以估计出现在初始衬底的隐埋表面与暴露表面之间的偏移。更具体而言，本专利技术的方法能够估计在初始衬底的暴露表面上加工微元件时易于发生的未对准的水平。从而，可以在使初始衬底被薄化之前，简单且有效地估算非均匀变形。本专利技术的估算方法没必要以能够通过厚度相对较小的剩余初始衬底进行肉眼观察的方式使微元件出现在初始衬底的暴露表面上，甚至掩埋在初始衬底中。从本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：M·布罗卡特，A·卡斯特克斯，L·马里尼耶，
申请(专利权)人：SOITEC公司，
类型：发明
国别省市：
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