数模转换器结构及其自动校准方法技术

本发明专利技术提供了一种数模转换器结构及其自动校准方法。一种数模转换器(DAC)，包括堆叠的单位单元，所述堆叠的单位单元包括：包括作为电流源的第一晶体管的第一层；堆叠在所述第一层上并且包括第二晶体管的第二层，所述第二晶体管具有连接至所述第一晶体管的漏极的源极；堆叠在所述第二层上并且包括一对差动晶体管的第三层，所述一对差动晶体管具有各自连接至所述第二晶体管的漏极的源极；以及堆叠在所述第三层上并且包括开关驱动器的第四层，所述开关驱动器连接至所述一对差动晶体管的各个栅极。

【技术实现步骤摘要】

本专利技术涉及。
技术介绍
用于高速数据传输的60GHz RF (射频)系统或UWB (超宽带)系统需要采样频率为千兆赫或甚至更快的高速数模转换器(DAC)。 需要能够克服单位电流源的输出端阻抗降低并且能够稳定维持高频信号的无杂散动态范围(SFDR)的DAC设计方案。基于二维(2D)矩阵的共心电流源布置提供极好的静态线性(微分非线性，积分非线性)。然而，单位电流源的输出端处产生大的寄生电容，降低了高频信号处的SFDR。在此背景部分中公开的以上信息仅用于增强对本专利技术背景的理解，因此其可以包含并不构成本国内本领域普通技术人员已知的现有技术的信息。
技术实现思路
本专利技术致力于提供一种数模转换器(DAC)，其具有即使在高频信号处也维持动态线性的优点。本专利技术的示例性实施例提供一种数模转换器(DAC)，包括堆叠的单位单元，所述堆叠的单位单元包括包括作为电流源的第一晶体管的第一层；堆叠在所述第一层上并且包括第二晶体管的第二层，所述第二晶体管具有连接至所述第一晶体管的漏极的源极；堆叠在所述第二层上并且包括一对差动晶体管的第三层，所述一对差动晶体管具有各自连接至所述第二晶体管的漏极的源极；以及堆叠在所述第三层上并且包括开关驱动器的第四层，所述开关驱动器连接至所述一对差动晶体管的各个栅极。堆叠的单位单元可以具有与以上所述结构稍微不同的层顺序。多个堆叠的单位单元可以被布置为彼此平行。所述多个堆叠的单位单元可以被分组为具有二进制权重值的位单元。所述DAC可以进一步包括被配置为通过使用其余低位的电流值来校准高位的电流值的校准器件。所述校准器件可以包括比较单元，被配置为将第N位的电流值与所述第N位的包括空单元的其余低位的电流值之和进行比较，以找出误差信息；以及校准单元，被配置为通过使用所述误差信息来校准所述第N位的电流值。本专利技术的另一实施例提供一种数模转换器(DAC)的自动校准方法，所述方法包括通过将第N位的电流值与所述第N位的包括空单元的其余低位的电流值之和进行比较，来确定误差信息；以及通过使用所确定的误差来校准第N位的电流值，其中所述第N位包括个数与二进制权重值相对应的堆叠的单位单元，并且所述堆叠的单位单元中的每一个具有电流源、晶体管、差动开关和开关驱动器被顺序堆叠的结构。根据本专利技术的示例性实施例，由于单位电流源的输出端处的寄生电容因为最小化的互连而被最小化，因此可以获得在高频信号下维持稳定的动态线性的DAC。另外，由于堆叠的单位电流源以列进行分组，因此可以最小化布局面积。附图说明图I是具有一般2D单位电流源矩阵的传统数模转换器(DAC)的示例性框图。图2是示出图I中单位电流单元的输出端阻抗的频率响应的图。图3示出根据本专利技术示例性实施例的基于堆叠的单位单元的DAC结构。 图4是根据本专利技术另一示例性实施例的基于堆叠的单位单元的一维共心布置的DAC结构。图5是示出图3中堆叠的单位单元的输出端阻抗的频率响应的图。图6是根据本专利技术示例性实施例的包括电流源失配校准器件的DAC的电路图。图7为示出根据本专利技术示例性实施例的校准方法的过程的流程图。具体实施例方式在以下详细描述中，只通过例示方式仅仅示出并描述本专利技术的某些示例性实施例。本领域技术人员将认识到，可以在都不超出本专利技术的精神或范围的情况下以各种不同方式修改所描述的实施例。因此，附图和说明书应当被视为本质上是示例性而不是限制性的。相同的附图标记在整个申请文件中指代相同的元件。在整个说明书和权利要求书中，除非明确进行了相反的描述，否则词“包括”及其变体应当被理解为，意指包括所描述的元件，但是不排除任何其它元件。现在将参考附图详细描述根据本专利技术示例性实施例的数模转换器(DAC)。图I是具有一般2D单位电流源矩阵的传统数模转换器(DAC)的示例性框图，并且图2是示出图I中单位电流单元的输出端阻抗的频率响应的图。参见图1，单位电流源矩阵10包括作为单位电流源且被布置为具有二维(2D)对称结构的晶体管11、12、13和14。因此，电流源的匹配特性更好，以改善静态线性。在这种情况下，为了布置单位电流源，从电流源L1、L2、L3和L4到开关矩阵的相对较长的互连线是不可避免的。相应地，电流源晶体管Mcs的输出端子具有大的寄生电容C。，降低了限制输出端阻抗的3dB频率的极点频率。为了减轻该问题，级联晶体管Mffls可以连接至电流源晶体管Mcs。参见图2，在连接有级联晶体管Mcas时，在低频区域呈现高输出电阻。并且，不管电流源晶体管Mcs的输出端处的大寄生电容Ctl,由于级联晶体管Mcas的小电容Cl而提供了具有比使用单个电流源的情况更大带宽的输出阻抗。然而，由于采样频率变得远高于GHz，因此很难保证达到奈奎斯特频率(Nyquistfrequency)的宽带输出端阻抗。这是由于输出端阻抗的第一极点频率Ptl的位置不变。因此，需要能够在高频下维持良好的动态线性的DAC。根据本专利技术的示例性实施例，关于各个电流源的驱动的所有电路以列堆叠，从而最小化在单位电流源处布设的互连线的长度。图3和图4示出根据本专利技术示例性实施例的DAC的结构，并且图5是示出图3和图4中DAC的输出端阻抗的频率响应的图。参见图3，为了减小电流源晶体管Mcs的输出端处的寄生电容，电流源晶体管Mcs和级联晶体管Mcas被设置为使得它们之间的连接线最小化。为此，电流源中的每一个被布置为堆叠的单位单元(SUC) 310的形式。堆叠的单位单元310包括顺序堆叠的电流源晶体管Mcs 311、级联晶体管Mcas 312、差动开关Msif 313和开关驱动器314。也即，堆叠的单位单元310包括包括电流源晶体管Mcs 311的层、堆叠在包括电流 源晶体管^ 311的层上并且包括连接至电流源晶体管Mcs311的级联晶体管Mcas 312的层、堆叠在包括级联晶体管Mcas 312的层上并且包括连接至级联晶体管Mcas 312的差动开关Msw313的层、以及堆叠在包括差动开关Msw 313的层上并且包括连接至差动开关Msw 313的开关驱动器314的层。多个堆叠的单位单元310可以被布置为彼此平行，并且可以被分组为具有二进制权重值的位单元。也即，如图3所示，21个堆叠的单位单元BI可以被布置为平行于2°个堆叠的单位单元310B0，并且22个堆叠的单位单元B2可以被布置为平行于堆叠的单位单元BI，而23个堆叠的单位单元B3可以被布置为平行于堆叠的单位单元B2。图4是为了改善电流源的匹配特性而基于堆叠的单位单元的共心布置的本专利技术示例性实施例。以此方式，由于各层堆积在堆叠结构中，可以最小化由信号连接线另外所引起的寄生电容。另外，由于各个堆叠的单位单元以列进行分组，因此可以形成具有二进制权重值的位，并可以最小化布置面积。参见图5，极点Ptl可以由以下示出的公式I表示。(公式I) IJ'i =— 厂ZTiro ( 这里，rocs是电流源晶体管Mcs的输出电阻，并且Ctl是在电流源晶体管Mcs的漏极出现的寄生电容。因此，随着寄生电容Ctl被减小，极点Ptl也上移。因此，由于极点Ptl变得接近于由差动开关Msw的共源节点中产生的寄生电容Cl所引起的极点P1,因此3dB频率增大，并且可以在高频下维持良好的动态线性。同时，为了保证根据本专利技术示例性实施例的DAC的静态匹本文档来自技高网...

【技术保护点】

【技术特征摘要】
...

【专利技术属性】
技术研发人员：柳承卓，金施奈，
申请(专利权)人：韩国科学技术院，
类型：发明
国别省市：