用于半导体衬底的贯穿硅通孔及其生产方法技术

半导体元件包括具有顶面的半导体衬底。开口从顶面延伸至半导体衬底中。该开口包括内表面。具有第一压缩应力的第一介电衬里设置在开口的内表面上。具有拉伸应力的第二介电衬里设置在第一介电衬里上。具有第二压缩应力的第三介电衬里设置在第二介电衬里上。金属阻挡层设置在第三介电衬里上。导电材料设置在金属阻挡层上并填充开口。本发明专利技术还提供了一种用于半导体衬底的贯穿硅通孔及其生产方法。

【技术实现步骤摘要】

本公开大体上涉及了一种半导体器件，尤其涉及用于形成贯穿硅通孔的结构和方法。
技术介绍
自从集成电路专利技术后，由于不断改进各种电子元件(即晶体管、二极管、电阻器和电容器等)的集成密度半导体产业经历了持续快速增长。就绝大部分而言，这种集成密度方面的改进是由于最小部件尺寸的不断减小，使得在给定的芯片面积上集成更多元件。这些集成改进本质上基本属于二维(2D)的，此处集成元件所占的体积基本在半导体晶圆的表面上。虽然在光刻方面的显著改进导致了 2D集成电路形成中的显著改进，但是在二维方面能够达到的密度存在物理限制。这些限制之一为需要将元件制作成最小尺寸。另外，将更多器件放在一个芯片上时需要更复杂的设计。另一个限制来自于随着器件数量的增加器件之间的互连的数量和长度将会显著增加当互连的数量和长度增加时，电路RC延迟和能量消耗都将增加。在用于解决上述限制的努力中，通常使用三维集成电路(3D IC)和堆叠管芯。因此3D IC和堆叠芯片中使用贯穿硅通孔(TSVs)连接管芯。这种情况下，TSVs经常用于连接管芯上的集成电路和管芯背面的集成电路。另外，TSVs也可用于为通过管芯背面接地的集成电路提供短的接地路径，管芯的背面可能被接地金属薄膜所覆盖。TSVs的形成需要更多的工艺步骤。因此集成电路的形成变得更加复杂，因而问题也会随之产生。因此，形成TSVs的新方法就是要不断改进TSV的形成工艺。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图I是根据本专利技术的实施例制造贯穿硅通孔的方法的流程图。图2至图9是根据图I在生产的各个阶段形成贯穿硅通孔的横截面视图。
技术实现思路
为了解决现有技术中所存在的问题，根据本专利技术的一个方面，提供了一种半导体元件，包括半导体衬底，所述半导体衬底具有顶面；开口，所述开口从所述顶面延伸至所述半导体衬底中，其中所述开口包括内表面；具有第一压缩应力的第一介电衬里，所述第一介电衬里设置在所述开口的所述内表面上；具有拉伸应力的第二介电衬里，所述第二介电衬里设置在所述第一介电衬里上；具有第二压缩应力的第三介电衬里，所述第三介电衬里设置在所述第二介电衬里上；金属阻挡层，所述金属阻挡层设置在所述第三介电衬里上；以及导电材料，所述导电材料设置在所述金属阻挡层上并填充所述开口。、 在该半导体元件中，其中所述第一介电衬里和所述第三介电衬里包括相同的介电材料。在该半导体元件中，其中所述第一介电衬里和所述第三介电衬里包括不同的介电材料。在该半导体元件中，其中所述第一压缩应力和所述第二压缩应力相同。在该半导体元件中，其中所述第一压缩应力和所述第二压缩应力彼此不同。在该半导体元件中，其中所述第一压缩应力和所述第二压缩应力的至少之一在IOOMPa至400MPa的范围内。在该半导体元件中，其中所述拉伸应力在50MPa至300MPa的范围内。 在该半导体元件中，其中所述第一介电衬里在HF溶液中具有第一蚀刻速率，第二介电衬里在HF溶液中具有第二蚀刻速率，且所述第一蚀刻速率小于所述第二蚀刻速率。在该半导体元件中，其中所述第一介电衬里在HF溶液中具有第一蚀刻速率，第二介电衬里在HF溶液中具有第二蚀刻速率，且所述第一蚀刻速率小于所述第二蚀刻速率，且其中所述第三介电衬里在HF溶液中具有第三蚀刻速率，且所述第三蚀刻速率小于所述第二蚀刻速率。根据本专利技术的另一方面，提供了一种半导体元件包括半导体衬底，所述半导体衬底具有顶面；具有内表面的开口，所述开口从所述顶面延伸至所述半导体衬底中，其中所述开口具有顶部和底部；第一介电衬里，所述第一介电衬里设置在所述开口的所述内表面上，所述第一介电衬里具有在所述顶部上的厚度T1和在所述底部上的厚度T2，其中R1是T1与T2的比值；第二介电衬里，所述第二介电衬里设置在所述第一介电衬里上，所述第二介电衬里具有在所述顶部上的厚度T3和在所述底部上的厚度T4，其中R2是T3与T4的比值，且R1大于R2;第三介电衬里，所述第三介电衬里设置在所述第二介电衬里上，所述第三介电衬里具有在所述顶部上的厚度T5和在所述底部上的厚度T6，其中T5大于T6 ;金属阻挡层，所述金属阻挡层设置在所述第三介电衬里上；以及导电材料，所述导电材料设置在所述金属阻挡层上并填充所述开口。在该半导体元件中，其中所述比值R1是约5至约20。在该半导体元件中，其中所述比值R2是约I至约5。在该半导体元件中，其中T5与T6的比值R3是约5至约20。在该半导体元件中，其中所述第一介电衬里在HF溶液中具有第一蚀刻速率，所述第二介电衬里在HF溶液中具有第二蚀刻速率，且所述第一蚀刻速率小于所述第二蚀刻速率。在该半导体元件中，其中所述第一介电衬里在HF溶液中具有第一蚀刻速率，所述第二介电衬里在HF溶液中具有第二蚀刻速率，且所述第一蚀刻速率小于所述第二蚀刻速率，且其中所述第三介电衬里在HF溶液中具有第三蚀刻速率，且所述第三蚀刻速率小于所述第二蚀刻速率。在该半导体元件中，其中所述第一介电衬里具有第一压缩应力以及所述第三介电衬里具有第二压缩应力，且所述第一压缩应力和所述第二压缩应力的至少之一在IOOMPa至400MPa的范围内。在该半导体元件中，其中所述第二介电衬里具有拉伸应力。在该半导体元件中，其中所述第二介电衬里具有拉伸应力，且其中所述拉伸应力在50MPa至300MPa的范围内。根据本专利技术的又一方面，提供一种用于形成半导体元件的方法，包括提供具有顶面的半导体衬底；形成具有内表面的开口，所述开口从所述顶面延伸至所述半导体衬底中，其中所述开口具有顶部和底部；通过等离子体增强型化学汽相沉积(PECVD)在所述内表面上沉积第一介电衬里；通过共形沉积在所述第一介电衬里上沉积第二介电衬里；通过PECVD在所述第二介电衬里上沉积第三介电衬里；在所述第三介电衬里上沉积金属阻挡层；以及在三种介电衬里和所述金属阻挡层沉积之后用导电材料填充留下的开口。在该方法中，其中所述第二介电衬里具有在顶部上的厚度T3和在底部上的厚度T4,且T3与T4的比值R2是约I至约5。具体实施方式 据了解为了实施本公开的不同部件，以下公开提供了许多不同的实施例或示例。以下描述元件和布置的特定示例以简化本公开。当然这些仅仅是示例并不打算限定。再者，以下描述中第一部件形成在第二部件上方，之上，或上面可包括其中第一部件和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成插入到第一部件和第二部件中的实施例，使得第一部件和第二部件不直接接触。为了简明和清楚，可以任意地以不同的尺寸绘制各个部件。图I根据本公开的实施例示出用于制造带有贯穿硅通孔的半导体元件的方法11的流程图。图2至图9根据一个或多个依照图I的实施例示出制造带有贯穿硅通孔的半导体元件100的过程中各阶段的横截面视图。应该注意到为了简明和清楚，本文仅简要描述某些工艺。因此，应该理解可以在图I的方法11之前，之中，和之后提供其他工艺。现参考图1，用于制造带有贯穿硅通孔的半导体元件的方法11从操作步骤13开始。在操作步骤13中，提供半导体衬底。在半导体衬底上制造多个管芯。半导体衬底上的管芯通过管芯之间本文档来自技高网...

【技术保护点】
一种半导体元件包括：半导体衬底，所述半导体衬底具有顶面；开口，所述开口从所述顶面延伸至所述半导体衬底中，其中所述开口包括内表面；具有第一压缩应力的第一介电衬里，所述第一介电衬里设置在所述开口的所述内表面上；具有拉伸应力的第二介电衬里，所述第二介电衬里设置在所述第一介电衬里上；具有第二压缩应力的第三介电衬里，所述第三介电衬里设置在所述第二介电衬里上；金属阻挡层，所述金属阻挡层设置在所述第三介电衬里上；以及导电材料，所述导电材料设置在所述金属阻挡层上并填充所述开口。

【技术特征摘要】
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【专利技术属性】
技术研发人员：余振华，张正宏，廖鄂斌，余佳霖，王湘仪，张俊华，黄立贤，郭智维，吴仓聚，邱文智，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：