一种改善侧墙氮化硅不同区域的厚度均匀性的方法技术

本发明专利技术涉及半导体制造领域，尤其涉及一种改善侧墙氮化硅不同区域的厚度均匀性的方法。本发明专利技术提出一种改善侧墙氮化硅不同区域的厚度均匀性的方法，通过采用在反应腔室外制备等离子体以进行等离子刻蚀工艺，能很好的控制刻蚀速率的均匀性，有效的去除小线宽处沉积侧壁氮化物层形成的悬挂膜，避免其造成封口影响多晶栅侧壁上氮化物层厚度的生长，同时部分去除大线宽处的侧壁氮化物层的厚度，减小大、小线宽处区域侧壁氮化物层厚度的差异，还能大大延长反应腔体内部件的使用寿命，从而有效的提高产品的良率，降低生产成本。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路的制造领域，尤其涉及。
技术介绍
在半导体集成电路制造工艺中，侧墙(Spacer)是制作半导体CMOS器件必需的一个结构，不仅能够保护栅极，搭配上浅掺杂(Lightly Doped Drain,简称LDD)工艺,还能够很好地降低短沟道效应。 目前，传统的侧墙工艺较多采用二氧化硅和氮化硅的复合层(其中氮化硅是外层)，而到了 65纳米工艺及其以下工艺时，对于氮化硅薄膜的沉积要求越来越高，不仅需要低温沉积制程(小于30(T60(TC)，还需要其具有很好的均匀性，尤其是对于不同区域(如单个多晶栅区域的大线宽处和如静态存储器SRAM的多晶栅区域的小线宽处)，其侧壁厚度均匀性要求极高，一般来说，普通炉管沉积的氮化硅薄膜，其沉积均匀性虽然较好但其沉积温度较高(大于650°C )，不能满足器件的热预算的要求。图I是本专利技术
技术介绍
中传统工艺沉积小线宽处氮化硅薄膜的结构示意图，图2是本专利技术
技术介绍
中传统工艺沉积大线宽处氮化硅薄膜的结构示意图；对比图I和图2可知，在65纳米及其以下更小线宽要求的制程中，如图I所示的小线宽结构I上随着氮化硅薄膜12沉积的进行，其多晶栅11的两边上角处形成的悬挂膜(overhang)越来越厚，侧壁和底部的沉积量越来越少，直至悬挂膜相连接形成封口停止了厚度的增加；而如图2所示的大线宽结构2上随着氮化硅薄膜22沉积的进行，其多晶栅21的两边则不会形成悬挂膜；这样在同样增加厚度的情况下，两种区域的氮化硅膜厚的均匀性将会有巨大的差异，进而造成产品良率的降低。在反应腔室内直接制备进行原位等离子刻蚀工艺(Raw ingredient plasmaetching process)的等离子,不易控制刻蚀肃立的均勻性,且会造成反应腔体内部件的使用寿命减低，增大生产成本。
技术实现思路
本专利技术公开了，其中，包括以下步骤 步骤SI :在一半导体结构上，沉积侧墙氧化物层覆盖所述半导体结构的上表面后；步骤S2 :沉积侧墙氮化物层覆盖所述侧墙氧化物层的上表面，于小线宽处区域上形成悬挂膜； 步骤S3 :采用等离子刻蚀工艺部分刻蚀所述侧墙氮化物层，以去除悬挂膜； 步骤S4 :依次重复步骤S2、S3直至最终形成的侧墙氮化物层的厚度符合工艺需求；其中，在反应腔室外制备等离子后，将所述等离子通入上述工艺步骤的反应腔室内进行所述等离子刻蚀工艺。上述的改善侧墙氮化硅不同区域的厚度均匀性的方法，其中，所述小线宽处区域为静态存储器SRAM的多晶栅区域。上述的改善侧墙氮化硅不同区域的厚度均匀性的方法，其中，所述半导体结构包括设置在硅衬底上的阱区，及部分嵌入设置所述阱区内的浅沟隔离槽，阱区上设置有多个多晶栅，所述侧墙氧化物层覆盖暴露的阱区及浅沟隔离槽的上表面、所述多个多晶栅的上表面及其侧壁。上述的改善侧墙氮化硅不同区域的厚度均匀性的方法，其中，所述多晶栅与所述阱区之间设置有多晶栅氧化物层。上述的改善侧墙氮化硅不同区域的厚度均匀性的方法，其中，步骤S2中沉积侧墙氮化物层的沉积温度小于300_600°C。上述的改善侧墙氮化硅不同区域的厚度均匀性的方法，其中，步骤S3中采用NF3、H2的等离子进行等离子刻蚀工艺。上述的改善侧墙氮化硅不同区域的厚度均匀性的方法，其中，所述等离子刻蚀工艺采用的等离子在进行工艺步骤2、3的反应腔室内直接生成。上述的改善侧墙氮化硅不同区域的厚度均匀性的方法，其中，在刻蚀去除小线宽处区域上的悬挂膜的同时，覆盖在大线宽处区域上的氮化硅薄膜也被部分刻蚀。上述的改善侧墙氮化硅不同区域的厚度均匀性的方法，其中，所述大线宽处区域为单个多晶栅区域。上述的改善侧墙氮化硅不同区域的厚度均匀性的方法，其中，所述侧墙氧化物层的材质为二氧化硅，所述侧墙氮化物层的材质为氮化硅。综上所述，由于采用了上述技术方案，本专利技术提出，通过采用在反应腔室外制备等离子体以进行等离子刻蚀工艺，能很好的控制刻蚀速率的均匀性，有效的去除小线宽处沉积侧壁氮化物层形成的悬挂膜，避免其造成封口影响多晶栅侧壁上氮化物层厚度的生长，同时部分去除大线宽处的侧壁氮化物层的厚度，减小大、小线宽处区域侧壁氮化物层厚度的差异，还能大大延长反应腔体内部件的使用寿命，从而有效的提闻广品的良率，降低生广成本。附图说明图I是本专利技术
技术介绍
中传统工艺沉积小线宽处氮化硅薄膜的结构示意 图2是本专利技术
技术介绍
中传统工艺沉积大线宽处氮化硅薄膜的结构示意 图3-9是本专利技术改善侧墙氮化硅不同区域的厚度均匀性的方法的流程结构示意图。具体实施例方式 下面结合附图对本专利技术的具体实施方式作进一步的说明 图3-9是本专利技术改善侧墙氮化硅不同区域的厚度均匀性的方法的流程结构示意图。如图3-9所示，(A method toimprove SIN Spacer loading effect),包括以下步骤 首先，在半导体结构3上沉积材质为二氧化硅(SiO2)的侧壁氧化物层4以覆盖半导体结构3的上表面；刻蚀阻挡层21 ;其中，半导体结构3包括设置在硅衬底31上的N阱区(N-Well) 32 和 P 讲区(P-Well) 33，及设置在 N 讲区(N-Well) 32 和 P 阱区(P-Well) 33 之间的浅沟隔离槽(STI)36，多个栅极34设置在阱区32、33上，且栅极氧化物层35位于栅极34和阱区之间；侧壁氧化物层4覆盖暴露的阱区32、33及浅沟隔离槽36的上表面和多个多晶栅34的上表面及其侧壁。其次，采用小于300-600°C的温度，沉积材质为氮化硅(SiN)的侧壁氮化物薄膜5覆盖侧壁氧化物层4的上表面，由于 小线宽处区域如静态存储器SRAM等的多晶栅区域，多晶栅之间的距离较小，在多晶栅侧壁的两边上易形成悬挂膜6，随着沉积工艺的进行悬挂膜6的厚度不断增加，多晶栅的侧壁及底部的沉积量越来越小，直至悬挂膜6相连形成如图4所示的封口，多晶栅的侧壁及其底部的氮化物薄膜则停止生长，而此时，如单个多晶栅等区域的大线宽处区域的多晶栅上的氮化物薄膜由于多晶栅之间的距离较大不会生成悬挂膜，则不会影响该处氮化物薄膜的生长，这样就造成不同区域(大线宽处区域和小线宽处区域)的侧壁氮化物薄膜厚度不均匀，进而影响器件的性能。然后，在上述工艺步骤反应的腔室外，进行NF3、H2等离子的制备后，将NF3、H2等离子通入反应腔室内进行等离子刻蚀工艺7，以对在小线宽处区域形成封口的侧壁氮化物薄膜5进行部分刻蚀，从而打开由于产生悬挂膜6而造成的封口，同时由于也对大线宽处区域的侧壁氮化物薄膜也进行了部分刻蚀，从而降低了大线宽处区域和小线宽处区域上侧壁氮化物薄膜厚度的差异；其中，在反应腔室外进行等离子的制备，不仅能避免制备等离子对腔室内各部件的损伤，还能更好的控制等离子刻蚀速率的均匀性。最后，采用与沉积侧壁氮化物薄膜5相同的沉积工艺沉积第二层侧壁氮化物薄膜8覆盖剩余的侧壁氮化物薄膜51，当再次形成封口时，继续采用上述的NF3、H2的等离子刻蚀工艺7进行刻蚀开口，依次循环往复，直至最终制备出符合工艺需求的侧壁氮化物层结构9。综上所述，由于采用了上述技术方案，本专利技术提出，在满足器件热预算的情况下，通过采用在反应腔室外制备等离子体以进行等离子刻蚀工艺，能很好的控制刻蚀速率的均匀性，有效的去除小线宽处沉积侧壁氮化物层形成的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种改善侧墙氮化硅不同区域的厚度均匀性的方法，其特征在于，包括以下步骤 步骤SI :在一半导体结构上，沉积侧墙氧化物层覆盖所述半导体结构的上表面后； 步骤S2 :沉积侧墙氮化物层覆盖所述侧墙氧化物层的上表面，于小线宽处区域上形成悬挂膜； 步骤S3 :采用等离子刻蚀工艺部分刻蚀所述侧墙氮化物层，以去除悬挂膜； 步骤S4 :依次重复步骤S2、S3直至最终形成的侧墙氮化物层的厚度符合工艺需求； 其中，在反应腔室外制备等离子后，将所述等离子通入上述工艺步骤的反应腔室内进行所述等离子刻蚀工艺。2.根据权利要求I所述的改善侧墙氮化硅不同区域的厚度均匀性的方法，其特征在于，所述小线宽处区域为静态存储器SRAM的多晶栅区域。3.根据权利要求2所述的改善侧墙氮化硅不同区域的厚度均匀性的方法，其特征在于，所述半导体结构包括设置在硅衬底上的阱区，及部分嵌入设置所述阱区内的浅沟隔离槽，阱区上设置有多个多晶栅，所述侧墙氧化物层覆盖暴露的阱区及浅沟隔离槽的上表面、所述多个多晶栅的上表面及其侧壁。4.根据权利要求3所述的改善侧墙氮化硅不同...

【专利技术属性】
技术研发人员：张文广，陈玉文，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：