【技术实现步骤摘要】
本专利技术涉及微电子
，尤其涉及一种改进N型掺杂与非掺杂多晶硅栅极刻蚀后形貌差异的方法。
技术介绍
在65nm及以下的工艺技术中，一般要求器件中多晶硅栅极由N型掺杂和非掺杂两种多晶硅组成。由于受N型离子掺杂的影响，N型掺杂多晶硅的刻蚀速率大于非掺杂的多晶硅刻蚀速率。自动终点检测系统确认多晶硅栅极刻蚀结束的依据是N型掺杂与非掺杂多晶硅、栅极全部刻蚀的完成，当N型掺杂多晶硅由于较快的刻蚀速率提前完成刻蚀时，为进行非掺杂多晶硅的刻蚀，等离子体并未停止轰击，会造成N型掺杂多晶硅栅极底部的损伤，形成缺陷(under-cut)。在这样的工艺条件下，就会造成N型半导体与P型半导体器件之间的差异，影响产品的整体性能。65nm和55nm级多晶娃栅极普遍的刻蚀过程包括步骤一多晶娃栅极生长之后，硅片表面再生长一层用作刻蚀阻挡层的硬掩膜层。步骤二 经过光刻，涂上运用于多晶硅栅极刻蚀的光刻胶。步骤三开始进入刻蚀步骤，首先是刻蚀防反射层。步骤四刻蚀硬掩模层。步骤五在刻蚀机台中，去光刻胶。步骤六刻蚀多晶硅形成多晶硅栅极。在形成多晶娃栅极的刻蚀过程中，由于N型掺杂的多晶娃刻蚀速率大于非掺杂的多晶娃刻蚀,在刻蚀的过程中，两者的刻蚀形貌会形成差异。
技术实现思路
本专利技术提供一种改进N型掺杂与非掺杂多晶硅栅极刻蚀后形貌差异的方法，利用形成N型掺杂多晶硅栅极上较厚的硬掩膜层，来弥补由于N型掺杂多晶硅刻蚀速率大于非掺杂多晶硅刻蚀速率而造成N型与非掺杂多晶硅栅极刻蚀后形貌差异的方法。为了实现上述目的，本专利技术提供降低N型掺杂和非掺杂多晶硅栅极刻蚀后形貌差异的方法，其特征在于，包括以下顺序步...
【技术保护点】
【技术特征摘要】
1.降低N型掺杂和非掺杂多晶硅栅极刻蚀后形貌差异的方法，其特征在于，包括以下顺序步骤 步骤I :在具有N型掺杂多晶硅和非掺杂多晶硅的衬底板上沉积一层硬掩膜层，分别形成N型掺杂多晶硅硬掩膜层和非掺杂多晶硅硬掩膜层，对非掺杂多晶硅硬掩膜层进行刻蚀使得其厚度小于N型掺杂多晶硅硬掩膜层； 步骤2 :在不同厚度的N型掺杂多晶硅硬掩膜层和非掺杂多晶硅硬掩膜层上沉积一防反射层，对整个器件进行预设定图案进行刻蚀，刻蚀至露出N型掺杂多晶硅为止； 步骤3 :去除刻蚀过程留下在器件表面的残留物，后对器件进行刻蚀分别形成N型掺杂多晶硅栅极和非掺杂多晶硅栅极。2.根据权利要求I所述方法，其特征在于，所述非掺杂多晶硅硬掩膜层和N型掺杂多晶硅硬掩膜层之间的厚度差值通过以下公式计算 其中T 为厚度差， ER — 为硬掩膜层刻蚀速度， ERppolyjffl为非掺杂多晶硅刻蚀速度， TPlroly—eteh为需要被刻蚀的非掺杂多晶硅的厚度，Tpptjly eteh通过以下公式计算 T= T Ppoly_etchPpoly_remain 其中:TPpoly remain为常规技术中非掺杂多晶硅刻蚀剩余量，Tppoly --通过以下公式计算 /,7 T— Tpp°ly p°h TPpoly...
【专利技术属性】
技术研发人员：唐在峰，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：
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