一种显示装置的内存架构及其控制方法。内存架构包括一显示数据存储器及一内存控制器。显示数据存储器包括N个子内存及N×M个仲裁器。N为正整数，M为大于等于2的正整数。每一个子内存包含依地址所划分的M个内存区块。每M个仲裁器分别耦接至每一个子内存中的M个内存区块。内存控制器耦接至N×M个仲裁器。内存控制器依据一组输入请求信号及输入地址信号产生N×M组输出请求信号及输出地址信号并分别传送至N×M个仲裁器，以依序控制N×M个仲裁器的操作。
【技术实现步骤摘要】
本专利技术是有关于一种内存架构及其控制方法，且特别是有关于一种。
技术介绍
随着显示技术的快速发展，显示数据存储器(Display Data RAM,DDRAM)的设计愈显重要。DDRAM是一种显示装置内建的内存架构。此种内存的存取速度影响了显示装置的效能。 为了提高存取速度，DDRAM通常会配合仲裁器(arbiter)来分配各种操作的进行顺序。换言之，当有多个写入操作及/或读取操作同时进行时，即所谓的碰撞发生时，仲裁器会适当地分配各个操作的处理顺序，一般是将部分的操作延迟。举例来说，请参照图1，其绘示传统显示装置的信号的时序图。仲裁器依据一组输入信号 WREQ、WADR、DREQ, DADR 产生一组输出信号 WREQ_A、DREQ_A、ADR_A。写入信号 WREQ及地址信号WADR用来进行写入操作；显示信号DREQ及地址信号DADR用来进行显示操作。于此例中，如仲裁器所产生的地址信号ADR_A所示，写入操作占了仲裁器的二个写读周期如时段P1，而显示操作则占了仲裁器的三个写读周期如时段P2。于时间tl时，写入信号WREQ出现脉冲，配合其写入地址信号WADR所指定的地址，仲裁器会进行地址的写入操作。于时间t2时，显示信号DREQ出现脉冲，配合其显示地址信号DADR所指定的地址[a]，仲裁器会进行地址[a]的显示操作。然而，由于前一个地址的写入操作尚未完成，即碰撞发生，故仲裁器会将时间t2时地址[a]的显示操作延迟至时间t3时进行。相仿地，地址[I]的写入操作会延迟至时间t4时执行，而地址[2]的写入操作会延迟至时间t5时执行。然而，于时间t5至t6之间，仲裁器的处理速度无法负荷，而遗失部分的操作，如遗失地址[b]的显示操作。由上述说明可知，当DDRAM以单笔画素(pixel)为单位来进行数据的存取时，DDRAM的速度取决仲裁器的写读周期。于此种情况下，若仲裁器在高速写入状态下读取或显示数据，将会因遇到碰撞导致读取或写入操作不断地向后延迟，而造成读取或写入操作的遗失。再者，对大容量的DDRAM而言，会有因信号走线增长的关系而使负载增加的问题。此问题造成时间边际变小，且在高速写入下会有存取失败的问题。
技术实现思路
本专利技术系有关于一种，利用多个仲裁器的架构而使得内存的数据可以高速存取。根据本专利技术的一方面，提出一。内存架构包括一显示数据存储器及一内存控制器。显示数据存储器包括N个子内存及NXM个仲裁器。N为正整数，M为大于等于2的正整数。每一个子内存包含依地址所划分的M个内存区块。每M个仲裁器分别耦接至每一个子内存中的M个内存区块。内存控制器耦接至NXM个仲裁器。内存控制器依据一组输入请求信号及输入地址信号产生NXM组输出请求信号及输出地址信号并分别传送至NXM个仲裁器，以依序控制NXM个仲裁器的操作。根据本专利技术的另一方面，提出一种控制方法，适用于一显示装置的一内存架构。内存架构包括一显示数据存储器。显示数据存储器包括N个子内存及NXM个仲裁器，其中N为正整数，M为大于等于2的正整数。此方法包括多个步骤。接收一组输入请求信号及输入地址信号。依据此组输入请求信号及输入地址信号产生NXM组输出请求信号及输出地址信号。分别传送NXM组输出请求信号及输出地址信号至该NXM个仲裁器，以依序控制NXM个仲裁器的操作，每M个仲裁器分别耦接至每一个子内存中依地址所划分的M个内存区块。为了对本专利技术的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下。 附图说明图I绘示传统显示装置的信号的时序图。图2绘示依照本专利技术一实施例的控制方法的流程图。图3绘示依照本专利技术一实施例的显示装置的一例的方块图。图4A及图4B分别绘示为图3的内存控制器的输入及输出信号的一例的时序图。图5A及图5B绘示依照图3的仲裁器的输入及输出信号的一例的时序图。图6绘示乃8X8的显示区域的分区的一例的示意图。图7绘示乃图6的显示区域中各笔画素的排列的一例的示意图。图8绘示乃依照图7的画素排列方式各个仲裁器所负责的画素的示意图。图9绘示乃16X16的显示区域的分区的一例的示意图。主要组件符号说明300显示装置310 :主机320:内存控制器330 :显示数据存储器330_1 330_4 :子显示数据存储器332 (I 4，E/0):仲裁器334_1 334_4 :子内存334 (I 4，E/0):内存区块A/B/C/D (I 8，I 8):数据DREQ、DREQ(1 4)、DREQ (I 4，E/0)_A :显示请求信号M_E :偶数区域M_0:奇数区域M_00、M_01、M_10、M_11 :区域WADR、DADR、ADR_A、WADR (I 4，E/0)、DADR (I 4)、ADR (I 4，E/0) _A :地址信号WREQ.WREQd 4，E/0)、WREQ(1 4，E/0)_A :写入请求信号S210、S220、S230 :流程步骤tl、t2、t 3、t4、t5、t6 :时间具体实施方式本专利技术有关于一种，利用多个仲裁器的架构而使得内存的数据可以高速存取。请参照图2，其绘示依照本专利技术一实施例的控制方法的流程图。此控制方法适用于一显示装置的一内存架构。内存架构包括一显示数据存储器。显示数据存储器包括N个子内存及NXM个仲裁器，其中N为正整数，M为大于等于2的正整数。每M个仲裁器分别耦接至每一个子内存中依地址所划分的M个内存区块。此方法包括多个步骤。于步骤S210所示，接收一组输入请求信号及输入地址信号。如S220所示，依据此组输入请求信号及输入地址信号产生NXM组输出请求信号及输出地址信号。如S230所示，分别传送NXM组输出 请求信号及输出地址信号至NXM个仲裁器，以依序控制NXM个仲裁器的操作。于此仲裁器的架构下，将能提高内存的数据存取速度。兹以应用此控制方法的一显示装置为例详细说明如下。请参照图3，其绘示依照本专利技术一实施例的显示装置的一例的方块图。于此例中，显示装置300包括一主机310、一内存控制器320、及一显示数据存储器330。主机310例如是一中央处理器(central processor unit)、或其它具运算能力的处理单元。内存控制器320耦接于主机310及显示数据存储器330之间，作为两者的沟通接口。显示数据存储器330包括N个子内存及NXM个仲裁器，如4个子内存334_1 334_4及8个仲裁器332 (I 4，E/0)。换言之，此例系以(N，M)等于(4，2)为例做说明，即显示数据存储器330具有N(=4)个子内存及NXM( = 8)个仲裁器,然不限于此。于子内存334_1 334_4中，每一个子内存包含依地址所划分的2个内存区块，故知，4个子内存334_1 334_4共包含8个内存区块334(1 4，E/0)。内存区块334(1 4，E)可称为奇数内存区块，而内存区块334(1 4，0)可称为偶数内存区块，两者例如是以地址排线的一个最低位(least significant bit,LSB)来寻址。然本专利技术亦不限于此。若以地址排线的两个LSB来寻址，则可将一个子内存分为4( = 22)个内存区块。以LSB寻址的实施例中，M较佳地可为2的正整数次方。然本专利技术亦不限于此本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种显示装置的内存架构，包括 一显示数据存储器，包括 N个子内存，每一个子内存包含依地址所划分的M个内存区块，其中N为正整数，M为大于等于2的正整数； NXM个仲裁器，每M个仲裁器分别耦接至每一个子内存中的该M个内存区块；以及 一内存控制器，耦接至该NXM个仲裁器，该内存控制器依据一组输入请求信号及输入地址信号产生NXM组输出请求信号及输出地址信号并分别传送至该NXM个仲裁器，以依序控制该NXM个仲裁器的操作。2.根据权利要求I所述的内存架构，其特征在于，当该输入请求信号为连续输入(series in)的脉冲信号时,该内存控制器系依序于该NXM个输出请求信号产生脉冲,使该NXM个输出请求信号中的每一个输出请求信号的工作周期皆低于该输入请求信号的工作周期。3.根据权利要求2所述的内存架构，其特征在于，该NXM个输出请求信号中的一个输出请求信号的工作周期为该输入请求信号的工作周期的NXM的一倍。4.根据权利要求2所述的内存架构，其特征在于，针对该输入请求信号的第k个脉冲及第k+Ι个脉冲，该内存控制器于两个输出请求信号产生脉冲并分别传送至不同的两个仲裁器，其中k为正整数。5.根据权利要求2所述的内存架构，其特征在于，针对该输入请求信号的第k个脉冲及第k+(NXM)个脉冲，该内存控制器于两个输出请求信号产生脉冲并分别传送至不同的两个仲裁器，其中k为正整数。6.根据权利要求I所述的内存架构，其特征在于，更包括 一主机，耦接至该内存控制器，用以提供该组输入请求信号及输入地址信号。7.—种控制方法，适用于一显示装置的一内存架构，该...
【专利技术属性】
技术研发人员：赖敬文，何锡锜，
申请(专利权)人：联咏科技股份有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。