本发明专利技术提供用于敏捷采样速率切换的串行协议。该接口采用如下可变长度的帧，即，即使接口时钟速率保持近似恒定，所述可变长度的帧也可被扩展或者被缩减以获得期望的通信速率。本发明专利技术还提供一种用于设计敏捷屏蔽接口的方法。具体地讲，优选地将屏蔽时钟速率选择为屏蔽接口必须处理的各个通信速率的近似公倍数。然后可通过将屏蔽时钟速率除以∑Δ速率来获得与每个通信速率对应的帧长。最后，本发明专利技术提供一种能够以各种数据速率和近似固定的接口时钟速率通过串行接口传送数据的敏捷屏蔽器。
【技术实现步骤摘要】
本专利技术总地涉及调制解调器或数字访问阵列(“DAA”)中的线路侧电路和系统侧电路之间的数字通信。
技术介绍
如图I所示的现代调制解调器100典型地包括数字信号处理器或微处理器102、编码器/解码器(“编解码器”)132和高压(“HV”)组件130，编解码器132用于将来自DSP102的数字信号转换为能够通过电话线传输的模拟形式以及将来自电话线的模拟信号转换为数字形式，HV组件130与电话线连接。为了使DSP 102与电话线上的电压波动隔离，传统上经由两个电路实现编解码器功能一系统侧接口电路(“SSIC”)106和线路侧接口电路(“LSIC”)118，这两个电路通过隔离屏蔽装置(isolation barrier) 117通信。SSIC 106包括系统I/O接口 108、传统的西格玛一德尔塔(sigma-delta)调制器112、传统的基于积分器的西格玛一德尔塔解码器电路和隔离屏蔽装置接口电路114，系统I/O接口 108用于与DSP102通信，传统的西格玛一德尔塔调制器112用于将前向数据信号转换为前向西格玛一德尔塔信号，传统的基于积分器的西格玛一德尔塔解码器电路用于将逆向西格玛一德尔塔信号解码为数据信号，隔离屏蔽装置接口电路114用于通过隔离屏蔽装置117将西格玛一德尔塔信号发送到LSIC 118和从LSIC 118接收西格玛一德尔塔信号。SSIC106还可包括协议成帧电路116、屏蔽时钟控制器113和相关的压控振荡器115，协议成帧电路116用于组织通过隔离屏蔽装置接口电路114发送和接收的数据，屏蔽时钟控制器113和相关的压控振荡器115—起形成用于产生屏蔽时钟信号的可变速率时钟发生器。LSIC 118包括隔离屏蔽装置接口电路120、线路侧西格玛一德尔塔数模转换器(“DAC”)126和西格玛一德尔塔模数转换器(“ADC”)122，DAC 126的输出连接至发送缓冲器128,ADC 122的输入连接至接收缓冲器124。LSIC 118还可包括传统的时钟和数据恢复电路125，时钟和数据恢复电路125从来自隔离屏蔽装置的接收信号获得本地时钟信号。隔离屏蔽装置接口电路114和120中的每个可以是通过隔离屏蔽装置通信的任何适合的隔离屏蔽装置接口电路，诸如在以上引入的第11/159，537和11/159，614号美国专利申请中描述的隔离屏蔽装置接口电路。传统的调制解调器典型地还必须适应各种通信速率。例如，遵循CCITT V. 34标准的调制解调器必须能够以如下面表I所示的、范围可为2400Hf3429Hz的可变符号速率(或波特率)进行通信。应用符号速率[Hz]~ 采样速率[Hz]~ E A速率[MHz]V. 34240072001.8432 音频NA80002.0480V. 34274382282.1066V. 34280084002. 1504V. 34300090002.3040 V. 34320096002.4576V.343429102872.6335音频 / 可选NA110252.8224表I如果选择ADC采样速率为符号速率的3倍系数，则ADC 122必须具有范围为7200Hz-10, 287Hz的采样速率(并且如果电话信号为模拟音频信号而不是数字调制解调器信号，则ADC 122必须具有11，025Hz高的采样速率)。另外，传统上选择西格玛一德尔塔(EA)速率，以使以预定倍数(比如，256倍)的采样速率对模拟信号进行过采样。这样，西格玛一德尔塔ADC 122必须以范围为I. 843MHz-2. 822MHz的西格玛一德尔塔速率操作。所需的西格玛一德尔塔速率的这个宽范围(I. 843MHz-2. 822MHz)表示对屏蔽接口(由接口电路114和120以及隔离屏蔽装置117形成的通信链路)的设计约束。为了进行成功的全双工操作，在每个E A采样间隔期间，必须通过SSIC 106和LSIC 118之间的隔离屏蔽装置传送一个前向E A采样和一个逆向E A采样。换句话说，屏蔽接口的数据速率必须可根据西格玛一德尔塔速率而改变。传统上通过改变屏蔽时钟速率来获得期望的用于屏蔽接口的可变数据速率，以获得期望的数据速率。在简化的示例中，如果调制解调器100以2，400Hz的符号速率建立与另一调制解调器的V. 34通信(对于2，400Hz的符号速率，需要1.843MHz的EA速率)，则DSP102或某个其它屏蔽时钟控制器113可将屏蔽时钟速率设置为等于1，843MHz的两倍或3，686MHz,从而在每个E A间隔期间，可通过屏蔽接口传输至少一个前向E A米样和一个逆向E A采样。相反，如果调制解调器100以3，429Hz的符号速率建立v. 34通信(根据表1，对于3，429Hz的符号速率，需要2. 634MHz的E A速率)，则可将屏蔽时钟的速率设置为2. 634MHz的两倍或5. 268MHz，同样使得在每个E A间隔期间，可通过屏蔽接口传输至少一个前向E A采样和一个逆向E A采样。因而，这个简化示例中的时钟速率将必须能够在3.686MHz-5. 268MHz (即，增长42% )的范围操作以适应v. 34符号速率的全部范围。而且，如果在每个E A间隔期间传送控制和状态信息，则屏蔽时钟速率将必须相应地增长。不幸的是，这种作为符号速率或西格玛一德尔塔速率的函数来改变屏蔽时钟的传统技术引起至少两个困难。首先，如果LSIC 118经由时钟恢复电路从屏蔽信号获得其本地时钟，则每次屏蔽时钟改变时，时钟恢复电路损失与屏蔽信号的同步。直到时钟恢复电路再次获得新的时钟速率，SSIC 106和LSIC 118才能通信。第二，由于SSIC106中的时钟发生电路和LSIC 118中的时钟恢复电路必须适应屏蔽装置的时钟速率的整个范围，所以它们相对复杂且昂贵。
技术实现思路
认识到以上与可变时钟速率屏蔽接口相关联的困难，本专利技术的专利技术人开发了一种具有近似固定的屏蔽时钟并且能够适应各种符号速率、采样速率和/或西格玛一德尔塔速率(共同地，为“通信速率”)的创新的通信协议和屏蔽接口。更具体地讲，本专利技术采用这样的可变长度的帧，即，即使屏蔽时钟速率保持近似恒定，所述可变长度的帧也可被扩展或者 被缩减以达到期望的通信速率。每个主帧优选地包括固定长度的数据部分和可变长度的空部分。对于快的通信速率，可变长度的空部分可以小，从而总帧长小，并且可在特定的时间周期期间传输许多帧。对于慢的通信速率，可变长度的空部分可以大，从而总帧长大，并且仅在所述时间周期期间传输少数几帧。因而，最小帧长对应于最快的通信速率，而最大帧长对应于最慢的通信速率。本专利技术还提供一种用于设计敏捷屏蔽接口的方法。具体地讲，优选地将屏蔽时钟速率选择为屏蔽接口必须处理的各种通信速率的近似公倍数。然后可通过将该屏蔽时钟速率除以EA速率来获得与每个通信速率对应的帧长。最后，本专利技术提供一种能够以各种数据速率和近似固定的接口时钟速率通过串行接口传送数据的敏捷通信电路。附图说明现在将结合附图详细地描述本专利技术的各种实施例，其中图I是描绘适于用在本专利技术中的通信电路的框图；图2是描绘根据本专利技术的使用可变长度的帧的通信协议的时序图；和图3是描绘根据本专利技术的用于在连续帧内平衡隔离屏蔽装置的通量的其它通信协议本文档来自技高网...
【技术保护点】
【技术特征摘要】
2005.06.23 US 11/159,614;2005.06.23 US 11/159,537;1.一种通过接口以多个通信速率传送数据的方法，包括以下步骤 以第一通信速率通过所述接口以近似固定的接口时钟速率发送第一帧，所述第一帧包括第一数据和与第一通信速率对应的第一数量的填充比特；和 以第二通信速率通过所述接口以近似固定的接口时钟速率发送第二帧，所述第二帧包括第二数据和与第二通信速率对应的第二数量的填充比特，第二通信速率不同于第一通信速率，第二数量的填充比特不同于第一数量的填充比特， 从而，以与第一通信速率对应的速率传送第一数据，和以与第二通信速率对应的速率传送第二数据； 在发送第一帧之前，基于第一通信速率将近似固定的接口时钟速率细调到第一定制时钟速率；和 在发送第二帧之前，基于第二通信速率将近似固定的接口时钟速率细调到第二定制时 钟速率。2.根据权利要求I所述的方法，其中 所述方法进一步包括 成帧器电路生成具有第一帧长的第一帧和具有第二帧长的第二帧，第二帧长不同于第一中贞长， 通过在将帧长与通信速率相关联的帧长查找表中查找第一和第二通信速率中对应之一来选择第一帧长和第二帧长，和 处理器基于第一和第二通信速率中对应之一通过在将时钟速率与通信速率相关联的时钟速率查找表中查找对应的通信速率来选择第一和第二定制接口时钟速率中的每一个，并且将定制时钟速率传递到可变速率接口时钟发生器； 所述近似固定的接口时钟速率为(i )第一和第二通信速率的近似公倍数和(ii )不等于第一和第二通信速率的精确公倍数； 第一帧长和第二帧长中的每一个是约等于通过将两个或更多个通信速率的近似公倍数除以相应的通信速率获得的值的整数； 第一和第二定制接口时钟速率中的每一个约等于通过将对应的通信速率乘以对应的帧长而获得的速率； 近似固定的接口时钟速率在如下范围之一内是可调整的(i)大约32MHz至大约35MHz的范围，和(ii)大约35MHz至大约37MHz的范围； 第一和第二帧进一步包括成帧序列； 第一和第二数据是经曼彻斯特编码的；和 成帧序列包括以近似固定的接口时钟速率在三个连续时钟周期期间具有相同值的三个连续比特。3.根据权利要求I所述的方法，其中，所述近似固定的接口时钟速率为(i)第一和第二通信速率的近似公倍数和(ii )不等于第一和第二通信速率的精确公倍数。4.根据权利要求I所述的方法，进一步包括成巾贞器电路生成具有第一巾贞长的第一巾贞和具有第二帧长的第...
【专利技术属性】
技术研发人员：刘劲汉，约翰尼斯·G·兰斯基，哈罗德·T·希姆蒙德斯，詹姆斯·D·尤德，
申请(专利权)人：艾格瑞系统有限公司，
类型：发明
国别省市：
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