一种新型的抗单粒子翻转SRAM存储单元制造技术

一种新型的抗单粒子翻转的SRAM存储单元，包括依次串联的第一输入输出端口、第一电位翻转恢复驱动电路、电压保持电路、第二电位翻转恢复驱动电路、第二输入输出端口。本发明专利技术可以实现敏感节点遭受高能粒子轰击，发生电压翻转时的自动恢复功能。根据TSMC?0.18um工艺模拟结果，本发明专利技术可以实现翻转阈值LETth大于500MeV/(mg·cm2)；与现有的抗单粒子翻转存储单元比较，具有写入速度快的特点；能够有效缩短了恢复时间；采用单向时钟和小时钟摆幅，时钟网络比较简单，可靠性较高；时钟只与读写晶体管栅极连接，时钟负载比较小；敏感节点对分别位于P型管与N型管的漏极对单粒子引起的多节点翻转有一定的加固作用。

【技术实现步骤摘要】

本专利技术属于集成电路
，具体涉及一种新型抗单粒子翻转的SRAM存储单元。
技术介绍
集成电路的关键尺寸随着工艺技术的不断发展而不断减小，使得结点临界电荷也随之减小，因此单粒子效应引起的软错误将更加显著。为了保证航天器在太空辐射环境下的可靠性，必须对集成电路采取抗辐照加固措施。高性能的存储单元具有临界电荷大，读写、速度快，翻转恢复时间短，功耗低的特点。WHIT发表的(S. Whitaker, J. Canaris and K. Liu,“SEU HardenedMemory Cells for a CCSDS Reed Solomon Encoder,，，IEEE Transactionson Nuclear Science, vol. 38, No. 6, pp. 1471-1477, Dec. 1991.)中提到的抗单粒子翻转的存储单元，具有很好的单粒子翻转稳定性，但是由于存在电位退化现象，晶体管不能完全关断，静态功耗非常大。LIU在(Liu M N;ffhitaker S “Low power SEU immune CMOSmemory circuits，，，IEE Transactions on NuclearScience, Vol. 39, no 6, pp. 1679-1684,December. 1992.) 一文中提到一种改进型的抗单粒子翻转存储单元,有效的降低了静态功耗，但是翻转恢复时间比较长影响工作频率。HIT在(Velazco R; Bessot D，“Two CMOSmemorycells suitable for the design of SEU-tolerant VLSI circuits，，，IEEE IEETransactions on NuclearScience, Vol. 41, No. 6, December. 1994.)中提到的新型抗单粒子翻转存储单元，其特点在于各项性能都比较优越，但是时钟负载较大。ZHANG发表的(Guohe Zhang,Jun Shao, Feng Liang and Dongxuan Bao,uK novel single event upsethardened CMOS SRAM cell, ^lElCEElectronics Express，Vol. 9，No，3，140-145，2012.)中提到的存储单元，具有翻转恢复时间短的优点，但写入时间较长。
技术实现思路
本专利技术目的在于克服上述现有技术不足，提供一种抗单粒子翻转的SRAM存储单元，以应用于抗辐射高速集成电路。为达到上述目的，本专利技术采用的技术方案是包括4个PMOS管和4个NMOS管构成的稳定结构提供电压保持能力，2个PMOS管与2个NMOS管提供电位翻转后的恢复驱动。整个SRAM存储单兀对外有一个输入端口和两个输入输出端口。一个输入端口与时钟信号相连，输入输出端口与存储电路位线相连。具体如下一种新型抗单粒子翻转的SRAM存储单元，包括依次串联的第一输入输出端口、第一电位翻转恢复驱动电路、电压保持电路、第二电位翻转恢复驱动电路、第二输入输出端口 ；所述第一、第二输入输出端口分别通过一个NMOS管分别与第一第二电位翻转恢复驱动电路连接；所述第一、第二电位翻转恢复驱动电路均由一个上拉PMOS管与下拉NMOS管构成；所述电压保持电路由两个稳定结构联接组成，分别为一个由四个PMOS管组成的第一稳定结构和一个由四个NMOS管组成的第二稳定结构；第一稳定结构中第一 PMOS和第三PMOS管的源极均连接的电源正极，第一 PMOS管的栅极与第三PMOS管的漏极连接到一节点Pb，第一 PMOS管的漏极与第三PMOS管的栅极连接到一节点P ;第二 PMOS管与第四PMOS管的栅极均与电源负极相连，第二 PMOS管的源极连接到节点P，第四PMOS管的源极连接到节点Pb ;第二稳定结构中第一 NMOS管和第三NMOS管的栅极连接到电源正极，第一 NMOS管的漏极与所述第二 PMOS管的漏极相连、源极连接到一节点N，第三NMOS管的漏极与所述第四PMOS管的漏极相连、源极连接到一节点Nb ;第二 NMOS管和第四NMOS管的源极连接到电源负极，第二 NMOS管的漏极和第四NMOS管的栅极连接到节点N，第二 NMOS管的栅极和第四NMOS管的漏极连接到节点Nb。进一步地，与第一、第二输入输出端口相连的两个所述NMOS管的栅极与时钟信号相连，其中一个NMOS管的源极与第一输出端口相连、漏极连接到所述第一 NMOS管的漏极和所述第二PMOS管的漏极之间的连接点；另一个NMOS管的漏极与二输入输出端口相连、源极连接到所述第三NMOS管的漏极和所述第四PMOS管的漏极之间的连接点。进一步地，所述第一电位翻转恢复驱动电路中的上拉PMOS管的源极连接到电源正极、栅极连接到节点P、漏极连接到第一电位翻转恢复驱动电路中的下拉NMOS管的漏极，第一电位翻转恢复驱动电路中的下拉NMOS管的栅极连接到节点N、源极连接到电源负极；所述第二电位翻转恢复驱动电路中的上拉PMOS管的源极连接到电源正极、栅极连接到节点Pb、漏极连接到第二电位翻转恢复驱动电路中的下拉NMOS管的漏极，第二电位翻转恢复驱动电路中的下拉NMOS管的栅极连接到节点Nb、源极连接到电源负极。本专利技术的有益效果是根据TSMC 0. 18um工艺模拟结果，本专利技术可以实现翻转阈值LETth大于500MeV/(mg cm2);实现了 SRAM存储单元抗单粒子翻转加固能力，降低了翻转恢复时间，提高了写入速度；采用单相时钟和小时钟摆幅技术，时钟网络简单可靠，始终负载明显减小，功耗明显减小。与WHIT 存储单兀(S. Whitaker, J. Canaris and K. Liu, “SEU HardenedMemoryCells for a CCSDS Reed Solomon Encoder,，，IEEE Transactions on Nuclear Science,vol. 38, No. 6，pp. 1471-1477，Dec. 1991.)相比，本专利技术在具有抗单粒子翻转加固性能的同时，明显减小了翻转恢复时间和静态功耗；与LIU存储单元(Liu M N;ffhitaker S Lowpower SEU immune CMOS memory circuits , IEE Transactions on NuclearScience,Vol. 39, no6, pp. 1679-1684, December. 1992.)相比，本专利技术可对单粒子翻转进行加固且具有较小的翻转恢复时间；与HIT存储单元(Velazco R;Bessot D，“Two CMOSmemory cellssuitable for the design of SEU-to lerant VLSI circuits，，，IEEE IEETransactions on NuclearScience, Vol. 41, No. 6, December. 1994.)相比，本专利技术的时钟负载更小。与 ZHANG 存储单兀(Guohe Zhang, Jun Shao, Feng Lian本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种新型抗单粒子翻转的SRAM存储单元，包括依次串联的第一输入输出端口、第一电位翻转恢复驱动电路、电压保持电路、第二电位翻转恢复驱动电路、第二输入输出端口 ；其特征在于所述第一、第二输入输出端口分别通过一个NMOS管分别与第一、第二电位翻转恢复驱动电路连接；所述第一、第二电位翻转恢复驱动电路均由一个上拉PMOS管与下拉NMOS管构成；所述电压保持电路由两个稳定结构联接组成，分别为一个由四个PMOS管组成的第一稳定结构和一个由四个NMOS管组成的第二稳定结构；第一稳定结构中第一 PMOS和第三PMOS管的源极均连接的电源正极，第一 PMOS管的栅极与第三PMOS管的漏极连接到一节点Pb，第一 PMOS管的漏极与第三PMOS管的栅极连接到一节点P ;第二 PMOS管与第四PMOS管的栅极均与电源负极相连，第二 PMOS管的源极连接到节点P，第四PMOS管的源极连接到节点Pb ;第二稳定结构中第一 NMOS管和第三NMOS管的栅极连接到电源正极，第一NMOS管的漏极与所述第二 PMOS管的漏极相连、源极连接到一节点N，第三NMOS管的漏极与所述第四PMOS管的漏极相连、源极连接到一节点Nb ;第二 NMOS管和第四NMOS管的...

【专利技术属性】
技术研发人员：张国和，姚思远，李剑雄，赵晨，顾亦熹，
申请(专利权)人：西安交通大学，
类型：发明
国别省市：