【技术实现步骤摘要】
本专利技术涉及电子元件领域，特别是涉及一种时钟用异步FIFO存储器。
技术介绍
当今集成电路设计的主导思想之一就是同步化设计，即对所有时钟控制器件(如触发器、RAM等)都采用同一个时钟来控制。但是随着设计规模的不断扩大，更多元件集成在同一裸片上，使裸片尺寸越来越大，这容易造成时钟偏差。在集成电路的设计中，一些新的方法，如整体异步局部同步(GALS)结构正在替代通常的同步方法，它不需要整体采用单一时钟因而避免了时钟的不确定性问题，另外在SoC芯片中也往往包含多个时钟。但多时钟域带来的一个问题就是，不可避免地要完成数据在不同时钟域之间的传递。如何设计异步时钟域之间的接口电路就成了一个必须考虑的问题。异步FIFO (First In First Out)是解决这个问题一种简便、快捷的方案。异步 FIFO是一种先进先出的电路，使用在时钟频率不同的数据接口部分，用来存储、缓冲在两个异步时钟之间的数据传输。现在的异步FIFO存储器一般都是拘泥于格雷码设计方式，它有着自身的缺点。由于格雷码是一种具有反射特性和循环特性的单步自补码，它的码长2n决定了存储器的深度一定要是2n-l，即若实际需要深度为9的存储器，则只能设计出深度为16的存储器来替代。由于FIFO先进先出的工作机制，大的FIFO这不仅造成电路面积和功耗的增加，还使得数据的输出延迟(latency)增大。
技术实现思路
本专利技术主要解决的技术问题是提供一种时钟用异步FIFO存储器能够提高电路速度，简化电路结构，降低生产成本。为解决上述技术问题，本专利技术采用的一个技术方案是提供一种时钟用异步FIFO存储器，包括数...
【技术保护点】
【技术特征摘要】
1.一种时钟用异步FIFO存储器，其特征在于，包括数据输入端、主放大电路、双端口存储单元、逻辑控制电路、读/写地址译码电路、读写控制存储电路和数据输出端，所述数据输入端、主放大电路、双端口存储单元和数据输出端依次连接，所述双端口存储单元分别与读/写地址译码电路和逻辑控制电路相连接，所述读写控制存储电路与读/写地址译码电路相连接。2.根据权利要求I所述的时钟用异步FIFO存储器，其特征在于...
【专利技术属性】
技术研发人员：陈峰，
申请(专利权)人：常州芯奇微电子科技有限公司，
类型：发明
国别省市：
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