用于提供减少的占空比失真的技术制造技术

反馈环电路包括相位检测器和延迟电路。相位检测器基于延迟的周期信号生成输出信号。延迟电路耦合在使延迟的周期信号延迟的延迟链中。每个延迟电路包括可变延迟块和固定延迟块，二者耦合为形成用于输入信号通过延迟电路以生成延迟的输出信号的至少两个延迟路径。延迟电路中的可变延迟块的延迟基于相位检测器的输出信号而变化。在反馈环电路的操作期间，每个延迟电路基于相位检测器的输出信号，将输入信号重新路由通过延迟路径中的不同路径以生成延迟的输出信号。可变延迟块和固定延迟块中的每个将接收信号反相以生成反相信号。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及电子电路，并且更具体地涉及用于提供减少的占空比失真的技术。
技术介绍
图IA图示了用在延迟锁定环(DLL)电路中的现有技术的延迟线电路。图IA的延迟线电路包括串联耦合的16个延迟电路10-25以及5至I多路复用器电路50。延迟电路10-25将参考时钟信号REFCK延迟。计数器控制信号CCS控制延迟电路10-25的延迟。多路复用器50基于静态选择信号的逻辑状态从延迟电路15、17、19、21或25之一的输出中选择参考时钟信号的延迟版本，以生成反馈时钟信号FBCK。静态选择信号的逻辑状态在DLL的操作期间保持恒定。FBCK被传送到DLL中的相位检测器。延迟电路10-25中的每一个包括图IB所示的电路架构。图IB包括IX延迟电路101-108以及2至I多路复用器110。延迟电路101-108中的每一个包括与标准CMOS反相器串联I禹合的电流饥饿型反相器(current starving inverter)。延迟电路101-108中的每个电流饥饿型反相器为可变延迟电路，该可变延迟电路包括并联耦合的9个PMOS晶体管和并联耦合的9个NMOS晶体管。PMOS晶体管和NMOS晶体管可以为电流饥饿型反相器生成9个不同的延迟选项。延迟电路101-104串联耦合以将延迟电路101的输入处的输入时钟信号延迟以在多路复用器110的高频输入处生成延迟时钟信号。延迟电路101-108串联耦合以将延迟电路101的输入处的输入时钟信号延迟以在多路复用器110的低频输入处生成延迟时钟信号。多路复用器110基于静态选择信号的逻辑状态选择在低频输入处的延迟时钟信号或在高频输入处的延迟时钟信号作为在输出处的输出时钟信号。静态选择信号的逻辑状态在DLL的操作期间保持恒定。延迟电路101-108中的延迟选项在DLL的操作期间通过相位检测器和计数器电路的组合来进行动态调整。
技术实现思路
根据一些实施例，反馈环电路包括相位检测器和延迟电路。相位检测器基于延迟的周期信号生成输出信号。延迟电路耦合在延迟链中，该延迟链对延迟的周期信号进行延迟。每个延迟电路包括可变延迟块和固定延迟块，该可变延迟块和固定延迟块耦合为形成用于输入信号通过延迟电路以生成延迟的输出信号的至少两个延迟路径。延迟电路中的可变延迟块的延迟基于相位检测器的输出信号而变化。在反馈环电路的操作期间，每个延迟电路基于相位检测器的输出信号将输入信号重新路由通过延迟路径中的不同路径以生成延迟的输出信号。每个可变延迟块和每个固定延迟块将接收信号反相从而生成反相信号。根据其他实施例，反馈环电路包括相位检测器、延迟线和控制电路。相位检测器可操作为响应于延迟的周期信号生成输出信号。延迟线包括串联耦合的延迟电路，这些延迟电路可操作为将周期信号延迟以提供对延迟的周期信号的延迟。延迟电路中的每个延迟电路包括可调延迟块。该可调延迟块每个都将接收信号反相来生成反相信号。控制电路可操作为基于相位检测器的输出信号生成用于控制可调延迟块的延迟的控制信号。控制信号激活可调延迟块以 向延迟的周期信号添加延迟，以用于在可调延迟块之中对延迟的周期信号中的占空比失真进行平均。考虑到下面的详细描述和附图，本专利技术的各种目的、特征和优势将变得明显。附图说明图IA图示了用在延迟锁定环(DLL)电路中的现有技术的延迟线电路。图IB图示了图IA所示的每个延迟电路的电路架构。图2图示了根据本专利技术实施例的延迟锁定环(DLL)电路的示例。图3图示了根据本专利技术实施例的可变延迟电路的示例。图4图示了根据本专利技术实施例的可变延迟开关电路的示例。图5是图示了电流饥饿型反相器电路的示例的示意图。图6图示了根据本专利技术实施例的可变延迟电路的另一示例。图7图示了根据本专利技术实施例的可以用来生成用于选择通过可变延迟电路的不同路径的选择信号的寄存器的示例。图8是图示了根据本专利技术实施例的图6的可变延迟电路的输入时钟信号和输出时钟信号的示例的定时图。图9图示了根据本专利技术实施例的可变延迟电路的另一示例。图IOA图示了当时钟信号传播通过DLL中的延迟链时该时钟信号如何会积累占空比失真的不例。图IOB图示了根据本专利技术实施例的具有偶数个反相延迟电路元件的DLL中的延迟链如何减少传播通过延迟链的时钟信号中的占空比失真的示例。图11图示了根据本专利技术实施例的可以用来减少传播通过延迟链的时钟信号的占空比失真的延迟锁定环(DLL)中的延迟链的延迟电路元件的一部分。图12A图形化地图示了下表2中所示的解码方案A如何增加时钟信号中的占空比失真。图12B图形化地图示了根据本专利技术实施例的在使用表2中所示的解码方案B的理想DLL中如何减少时钟信号中的占空比失真。图13是可以包括本专利技术的各个方面的现场可编程门阵列的简化局部框图。图14示出了可以实施本专利技术的技术的示例性数字系统的框图。具体实施例方式包含图IA和图IB的电路架构的延迟锁定环(DLL)电路具有大量不同问题。由于用于生成FBCK的图IA中的延迟电路10-25的数目改变以支持不同频率，所以变得难以在所支持的频率范围上实现所需的相位移位。例如，双数据率(DDR)存储器数据捕获需要可靠的90度的相位移位从而将采样时钟信号放置在数据采样窗口的中间。该相位移位在延迟线中有6或10个延迟电路的情况下是不可能的，这可能造成具有更高频率的数据信号和时钟信号中的问题。此外，更高频率的时钟信号要求延迟线中更少数量的延迟电路，这减少了对于支持诸如平 衡DDR3存储器应用之类的特征而言重要的相位选项。为了在DLL中支持广泛连续的频率范围，由图IA至图IB的延迟线支持的每个频率范围应该具有跨工艺、电源电压和温度(PVT)拐角的充分重叠。所支持的频率范围之间的重叠产生整个更小的连续频率范围。设计具有跨PVT拐角的最小频率和最大频率约束的延迟电路是很难的并且限制了延迟电路结构的选择。大多数延迟电路的可变延迟浪费在满足跨PVT拐角的重叠约束中。图IA至图IB的多级架构影响固有延迟并因而在不减少级数的情况下影响可通过DLL实现的最大频率。该结构在沿着延迟电路101-108的延迟路径的每个点处都不是对称的。由于延迟电路101-108是缓冲器，所以由延迟电路101-108之一引起的任何占空比失真沿着路径积累。该失真对于16级高频延迟路径是最差的。达到覆盖约束的限制通常导致延迟电路10-25中的每一个具有许多较小的延迟电路。通常，向DLL中的延迟线添加的每个附加延迟电路具有逐渐减少的益处。例如，使用不同的沟道长度可以造成延迟电路中的不均匀的延迟步长。图2图示了根据本专利技术实施例的延迟锁定环(DLL)电路200的示例。图2所示的DLL 200包括8个延迟电路元件201A-201H、相位检测器202、上/下计数器203、总线210和分频器电路214和216。延迟电路元件201A-201H、相位检测器202、上/下计数器203、总线210和分频器电路214和216形成数字控制的延迟锁定环(DLL)电路。DLL 200可以具有串联耦合在延迟链中的任何适当数目的延迟电路元件201。在图2中仅作为示例示出八个延迟电路元件201。电路200通常制作在集成电路上。本专利技术的电路例如可以制作在诸如现场可编程门阵列(FPGA)之类的可编程逻辑集成电路或专用集成电路(ASIC)上。分频器本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2009.12.18 US 12/642,5021.一种反馈环电路，包括 相位检测器，可操作为基于延迟的周期信号生成输出信号；以及 延迟电路，耦合在可操作为使所述延迟的周期信号延迟的延迟链中，其中所述延迟电路中的每个延迟电路都包括可变延迟块和固定延迟块，所述可变延迟块和固定延迟块耦合为形成用于输入信号通过所述延迟电路以生成延迟的输出信号的至少两个延迟路径，其中所述延迟电路中的所述可变延迟块的延迟基于所述相位检测器的输出信号而变化，其中所述延迟电路可操作为在所述反馈环电路的操作期间基于所述相位检测器的输出信号，将所述输入信号重新路由通过所述至少两个延迟路径中的不同路径以生成所述延迟的输出信号，并且其中每个所述可变延迟块和每个所述固定延迟块将接收信号反相以生成反相信号。2.根据权利要求I所述的反馈环电路，还包括 控制电路，可操作为基于所述相位检测器的输出信号生成用于控制所述可变延迟块的延迟的控制信号，其中所述控制信号激活所述可变延迟块以向所述延迟的周期信号添加延迟，以用于在所述可变延迟块之中对所述延迟的周期信号的占空比失真进行平均。3.根据权利要求I所述的反馈环电路，其中所述可变延迟块和所述固定延迟块均包括逻辑门、耦合到所述逻辑门的输出的电流饥饿型反相器以及耦合到所述电流饥饿型反相器的输出的反相器。4.根据权利要求I所述的反馈环电路，其中所述反馈环电路为延迟锁定环。5.根据权利要求I所述的反馈环电路，其中所述可变延迟块和所述固定延迟块均包括电流饥饿型反相器电路，并且其中所述固定延迟块中的可变延迟晶体管保持导通。6.根据权利要求5所述的反馈环电路，还包括 控制电路，可操作为基于所述相位检测器的输出信号生成用于控制所述可变延迟块的延迟的控制信号，其中所述控制信号被解码以导通所述可变延迟块的交替的可变延迟块中的可变延迟晶体管，从而对所述延迟的周期信号的相位提供附加延迟。7.根据权利要求I所述的反馈环电路，其中所述延迟链中的所述可变延迟块和所述固定延迟块的总数为偶数。8.根据权利要求I所述的反馈环电路，其中所述可变延迟块和所述固定延迟块均具有耦合为接收选择信号的第一输入和耦合为接收所述输入信号的第二输入，并且其中所述选择信号用于选择所述至少两个延迟路径中的延迟路径。9.一种反馈环电路，包括 相位检测器，可操作为响应于延迟的周期信号生成输出信号； 延迟线，包括串联耦合的可操作为使周期信号延迟的延迟电路，从而对所述延迟的周期信号提供延迟，其中所述延迟电路中的每个延迟电路包括可调延迟块，并且其中所述可调延迟块均使接收信号反相从而生成反相信号；以及 控制电路，可操作为基于所述相位检测器的输出信号生成用于控制所述可调延迟块的延迟的控制信号，其中所述控制信号激活所述可调延迟块以向所述延迟的周期信号添加延迟，用于在所述可调延迟块之中对所述延迟的周期信号的占空比失真进行平均。1...

【专利技术属性】
技术研发人员：P·纳加拉简，种燕，宋家康，J·黄，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：