逻辑电路和半导体装置制造方法及图纸

在时钟门控技术被执行的逻辑电路中，储用功率被降低或者故障被抑制。该逻辑电路包括晶体管，其中，在没有供给时钟信号的时段，当源极端子和漏极端子之间存在电势差时，该晶体管处于截止状态。该晶体管的沟道形成区是使用氧化物半导体形成，在该氧化物半导体中，氢浓度被降低。具体地，氧化物半导体的氢浓度为5×1019(原子/立方厘米)或更低。因此，可以减少晶体管的泄漏电流。结果，在该逻辑电路中，可以实现储用功率的减少以及故障的抑制。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及逻辑电路，更具体地，涉及包括晶体管的逻辑电路，在该晶体管中，沟道形成区是使用氧化物半导体形成的。本专利技术还涉及包括该逻辑电路的半导体装置。注意，本说明书中的半导体装置是指通过利用半导体特性而运行的所有装置，并且，电光装置、半导体电路、以及电子产品均是半导体装置。
技术介绍
在包括使用硅晶片或SOI (绝缘体上硅)制造的晶体管的一般电路中，随着微型化制造的发展，工作电压減少了，由此，消耗功率也降低了。消耗功率是动态功率和静态功率(在此，也被称为储用功率)的和，其中，动态功率是主要由晶体管的栅极电容以及连接晶体管和电路块的布线所形成的寄生电容的充电和放电所消耗的功率，静态功率是当电路不运行时所消耗的功率。作为用于减少消耗功率的方法之一，存在ー种被称为时钟门控的技术(例如，參见专利文件I)。时钟门控技术是如下技术，通过该技木，时钟信号至电路的供给在电路不运行期间被终止。通过该方法，可以减少在提供有时钟信号等的布线的寄生电容中消耗的功率。參考文献专利文件I日本公开专利申请号2008-219882。
技术实现思路
储用功率通常被分类为由不运行的电路(此后被称为非运行电路)所消耗的功率和由晶体管的泄漏电流(该泄漏电流一般是指当栅极和源极之间的电压为OV时在源极和漏极之间流过的电路)所消耗的功率。通过上述时钟门控技术，可以减少消耗的动态功率，但是不能减少由于泄漏电流而消耗的静态功率。注意，在非运行电流中消耗的动态功率包括由于布线形成的寄生电容的充电和放电而消耗的功率，其中，时钟信号被提供给所述布线。进ー步地，在时钟门控技术被执行的电路中，保持了包括在非运行电路中的元件的状态。因此，由于晶体管的泄漏电流而消耗的功率占较大百分比的储用功率。此外，由晶体管的泄漏电流引起的逻辑电路的故障的概率变高。鉴于上述问题，本专利技术的一个实施例的ー个目的是减少由于泄漏电流的储用功率或者抑制执行时钟门控技术的逻辑电路中的故障。在本专利技术的一个实施例中，将其中沟道形成区是使用氧化物半导体形成的晶体管应用于包括在逻辑电路中的η沟道晶体管。上述晶体管中的氧化物半导体通过去除其中 的诸如氢或水的杂质而成为本征半导体或者基本本征半导体，并且具有大于硅半导体的能隙，其中所述诸如氢或水的杂质能够成为电子供体(施主)。具体地，该逻辑电路包括其中沟道形成区是使用氧化物半导体形成的晶体管。在该氧化物半导体中，所包含的氢或OH基被去除，使得该氧化物半导体中的氢的浓度为5 X IO19 (原子/立方厘米)或更低，优选地为5 X IO18 (原子/立方厘米)或更低，更优选地为5X IO17(原子/立方厘米)或更低，并且载流子浓度为5X IO1Vcm3或更低，优选地为5X IO1Vcm3 或更低。在该氧化物半导体中，能隙为2eV或更大，优选地为2. 5eV或更大，更优选地为3eV或更大，并且诸如形成施主的氢之类的杂质被尽可能多地減少使得载流子浓度为5X IO14/cm3或更低，优选地为5X IO1Vcm3或更低。通过将如上所述的高度纯净化的氧化物半导体用于沟道形成区，即使晶体管的沟道宽度为10mm，在漏电压为IV和IOV并且栅电压在-5V到-20V的范围中的情况下，其漏电流为I X KT13A或更少。换句话说，高度纯净化的氧化物半导体被用于晶体管的沟道形成区，由此可以显著地減少泄漏电流。本专利技术的ー个实施例是具有第一时段和第二时段的逻辑电路，其中，在该第一时 段，时钟信号被输入，而在该第二时段，时钟信号没有被输入，该逻辑电路包括晶体管，当在第二时段源端子和漏端子之间存在电势差时，该晶体管处于截止状态。在该晶体管中，使用氧化物半导体形成沟道形成区，在该氧化物半导体中，氢浓度为5X IO19(原子/立方厘米)或更低。本专利技术的一个实施例的逻辑电路包括晶体管，当在时钟信号没有被输入的时段，源端子和漏端子之间存在电势差时，该晶体管处于截止状态。晶体管的沟道形成区是使用氧化物半导体形成的，在该氧化物半导体中，氢浓度被降低了。具体地，该氧化物半导体的氢浓度为5XlO19(原子/立方厘米)或更低。因此，可以减少该晶体管的泄漏电流。結果，可以减少逻辑电路的储用功率并且可以抑制逻辑电路的故障。具体地，在时钟门控技术被执行的逻辑电路中，该逻辑电路中的状态被长时间地保持。也就是说，源端子和漏端子之间存在电势差时，特定的晶体管长时间地保持截止状态。将这种晶体管应用于上述晶体管可以产生巨大的效果。此外，減少整个电路中所消耗的功率可以减少使本专利技术的一个实施例的逻辑电路运行的外部电路的负载。因此，可以扩展包括该逻辑电路和该外部电路的半导体装置的功倉^:。附图说明图I示出了实施例I中描述的逻辑电路的配置示例。图2A和2B分别示出了实施例2中描述的逻辑电路的配置示例和该逻辑电路的时序图的不例。图3A和3B各自示出了实施例2中描述的与门(AND gate)的电路配置的示例。图4A示出了实施例2中描述的触发器电路的配置示例，并且图4B和4C各自示出了实施例2中描述的与非门(NAND gate)的电路配置的示例。图5A和5B分别示出了实施例3中描述的逻辑电路的配置示例和该逻辑电路的时序图的不例。图6A和6B各自示出了实施例3中描述的或非门(NOR gate)的电路配置的示例。图7A和7B分别示出了实施例4中描述的逻辑电路的配置示例和该逻辑电路的时序图的不例。图8A示出了实施例4中描述的逻辑电路中的锁存器的配置示例，并且图SB和SC各自示出了实施例4中描述的逻辑电路中的反相器的配置示例。图9示出了实施例5中描述的逻辑电路的配置示例。图10示出了实施例6中描述的逻辑电路的配置示例。图11是图示了实施例7中描述的P沟道晶体管和η沟道晶体管的结构示例的截面图。图12Α至12Η是图示了实施例7中描述的ρ沟道晶体管的制造过程的示例的截面图。图13Α至13G是图示了实施例7中描述的η沟道晶体管的制造过程的示例的截面图。图14Α至14D是图示了实施例7中描述的η沟道晶体管的制造过程的示例的截面图。图15是图示了实施例7中描述的η沟道晶体管和ρ沟道晶体管的制造过程的示例的截面图。图16Α和16Β是各自图示了实施例7中描述的ρ沟道晶体管和η沟道晶体管的结构示例的截面图。图17Α和17Β是各自图示了实施例7中描述的ρ沟道晶体管和η沟道晶体管的结构示例的截面图。图18Α和18Β是各自图示了实施例7中描述的ρ沟道晶体管和η沟道晶体管的结构示例的截面图。图19Α和19Β分别是图示了实施例8中描述的晶体管的结构示例的平面图和截面图。图20Α至20Ε是图示了实施例8中描述的晶体管的制造过程的示例的截面图。图21Α至21Ε是图示了实施例9中描述的晶体管的制造过程的示例的截面图。图22Α至22D是图示了实施例10中描述的晶体管的制造过程的示例的截面图。图23Α至23F各自图示了实施例11中描述的半导体装置的制造过程的示例。图24是示出了示例I中描述的薄膜晶体管的初始特性的图表。图25Α和25Β是用于示例I中描述的薄膜晶体管的示例的测试元件的顶视图。图26Α和26Β是示出了用于示例I中描述的薄膜晶体管的示例的测试元件的Vg-Id特性的图表。具体实施例在此，将參照附图详细描述本专利技术的实施例，注意，本专利技术并不局限于以下描述，并且本领本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2009.10.30 JP 2009-2504151.一种逻辑电路，含有第一时段和第二时段，其中，在所述第一时段，时钟信号被输入，而在所述第二时段，所述时钟信号没有被输入，该逻辑电路包括 晶体管，当在所述第二时段内源端子和漏端子之间存在电势差时，该晶体管处于截止状态， 其中，所述晶体管的沟道形成区是使用氧化物半导体形成的，在所述氧化物半导体中，氢浓度为5 X IO19原子/立方厘米或更低。2.—种半导体装置，包括权利要求I中描述的逻辑电路和被配置为操作所述逻辑电路的外部电路。3.—种逻辑电路,含有第一时段和第二时段,其中,在所述第一时段,使能信号处于高电平，而在所述第二时段，所述使能信号处于低电平，所述逻辑电路包括 与门，其中，所述与门的第一输入端子电连接至使能信号线，并且所述与门的第二输入端子电连接至时钟信号线；以及 触发器，其中，所述触发器的第一输入端子电连接至数据信号线，并且所述触发器的第二输入端子电连接至所述与门的输出端子， 其中，所述触发器包括晶体管，当在所述第二时段内源极端子和漏极端子之间存在电势差时，所述晶体管处于截止状态，以及 其中，所述晶体管的沟道形成区是使用氧化物半导体形成的，在所述氧化物半导体中，氢浓度为5 X IO19原子/立方厘米或更低。4.根据权利要求3的逻辑电路， 其中，所述与门包括 第一 P沟道晶体管，其中所述第一 P沟道晶体管的栅极端子电连接至所述使能信号线；并且所述第一P沟道晶体管的第一端子电连接至高电源电势线； 第一n沟道晶体管，其中所述第一n沟道晶体管的栅极端子电连接至所述使能信号线和所述P沟道晶体管的所述栅极端子；并且所述第一 n沟道晶体管的第一端子电连接至所述第一 P沟道晶体管的第二端子； 第二 n沟道晶体管，其中所述第二 n沟道晶体管的栅极端子电连接至所述时钟信号线；所述第二n沟道晶体管的第一端子电连接至所述第一n沟道晶体管的第二端子；并且所述第二n沟道晶体管的第二端子电连接至低电源电势线； 第二P沟道晶体管，其中所述第二P沟道晶体管的栅极端子电连接至所述时钟信号线和所述第二 n沟道晶体管的所述栅极端子；所述第二 p沟道晶体管的第一端子电连接至所述高电源电势线；并且所述第二 P沟道晶体管的第二端子电连接至所述第一 P沟道晶体管的所述第二端子和所述第一 n沟道晶体管的所述第一端子； 第三P沟道晶体管，其中所述第三P沟道晶体管的栅极端子电连接至所述第一P沟道晶体管的所述第二端子、所述第一 n沟道晶体管的所述第一端子和所述第二 p沟道晶体管的所述第二端子；所述第三P沟道晶体管的第一端子电连接至所述高电源电势线；并且所述第三P沟道晶体管的第二端子电连接至所述触发器的所述第二输入端子；以及 第三n沟道晶体管，其中所述第三n沟道晶体管的栅极端子电连接至所述第一 p沟道晶体管的所述第二端子、所述第一 n沟道晶体管的所述第一端子、所述第二 p沟道晶体管的所述第二端子和所述第三P沟道晶体管的所述栅极端子；所述第三n沟道晶体管的第一端子电连接至所述触发器的所述第二输入端子和所述第三P沟道晶体管的所述第二端子；并且所述第三η沟道晶体管的第二端子电连接至所述低电源电势线。5.根据权利要求3的逻辑电路， 其中所述与门包括 第一 η沟道晶体管，其中所述第一 η沟道晶体管的栅极端子和第一端子电连接至高电源电势线； 第二 η沟道晶体管，其中所述第二 η沟道晶体管的栅极端子电连接至所述使能信号线，并且所述第二 η沟道晶体管的第一端子电连接至所述第一 η沟道晶体管的第二端子； 第三η沟道晶体管，其中所述第三η沟道晶体管的栅极端子电连接至所述时钟信号线；所述第三η沟道晶体管的第一端子电连接至所述第二 η沟道晶体管的第二端子；并且，所述第三η沟道晶体管的第二端子电连接至低电源电势线； 第四η沟道晶体管，其中所述第四η沟道晶体管的栅极端子和第一端子电连接至所述高电源电势线；并且所述第四η沟道晶体管的第二端子电连接至所述触发器的所述第二输入端子；以及 第五η沟道晶体管，其中所述第五η沟道晶体管的栅极端子电连接至所述第一 η沟道晶体管的所述第二端子和所述第二 η沟道晶体管的所述第一端子；所述第五η沟道晶体管的第一端子电连接至所述触发器的所述第二输入端子和所述第四η沟道晶体管的所述第二端子；并且，所述第五η沟道晶体管的第二端子电连接至所述低电源电势线。6.根据权利要求3的逻辑电路，其中所述触发器是延迟型触发器。7.一种半导体装置，包括权利要求3中描述的逻辑电路和被配置为操作所述逻辑电路的外部电路。8.—种逻辑电路,含有第一时段和第二时段,其中，在所述第一时段，使能信号处于低电平，而在所述第二时段，所述使能信号处于高电平，所述逻辑电路包括 或非门，其中，所述或非门的第一输入端子电连接至使能信号线，并且所述或非门的第二输入端子电连接至反相时钟信号线；以及， 触发器，其中，所述触发器的第一输入端子电连接至数据信号线，并且所述触发器的第二输入端子电连接至所述或非门的输出端子， 其中，所述触发器包括晶体管，当在所述第二时段内源极端子和漏极端子之间存在电势差时，所述晶体管处于截止状态，并且 其中，所述晶体管的沟道形成区是使用氧化物半导体形成的，在所述氧化物半导体中，氢浓度为5 X 1019原子/立方厘米或更低。9.根据权利要求8的逻辑电路， 其中，所述或非门包括 第一 P沟道晶体管，其中所述第一 P沟道晶体管的栅极端子电连接至所述使能信号线；并且所述第一P沟道晶体管的第一端子电连接至高电源电势线； 第二 P沟道晶体管，其中所述第二 P沟道晶体管的栅极端子电连接至所述反相时钟信号线；所述第二 P沟道晶体管的第一端子电连接至所述第一 P沟道晶体管的第二端子；并且所述第二 P沟道晶体管的第二端子电连接至所述触发器的所述第二输入端子； 第一η沟道晶体管，其中所述第一η沟道晶体管的栅极端子电连接至所述反相时钟信号线；所述第一 η沟道晶体管的第一端子电连接至所述触发器的所述第二输入端子和所述第二 P沟道晶体管的所述第二端子；并且，所述第一 η沟道晶体管的第二端子电连接...

【专利技术属性】
技术研发人员：盐野入丰，小林英智，
申请(专利权)人：株式会社半导体能源研究所，
类型：发明
国别省市：