金属栅极结构及其制作方法技术

本发明专利技术公开一种金属栅极结构及其制作方法，该制作方法包括：首先提供基底，且该基底上依序形成有高介电常数栅极介电层与底部阻障层。接下来于该基底上形成功函数金属层，最后对该功函数金属层同位进行热处理。

【技术实现步骤摘要】

本专利技术涉及一种，尤指一种η型。
技术介绍
随着半导体元件尺寸持续微缩，传统方法中利用降低栅极介电层，例如降低二氧化硅层厚度，以达到最佳化目的的方法，面临到因电子的穿隧效应(tunneling effect)而导致漏电流过大的物理限制。为了有效延展逻辑元件的世代演进，高介电常数(以下简称为High-Κ)材料因具有可有效降低物理极限厚度，并且在相同的等效氧化厚度(equivalent oxide thickness,以下简称为EOT)下,有效降低漏电流并达成等效电容以控制沟道开关等优点，而被用以取代传统二氧化硅层或氮氧化硅层作为栅极介电层。 而传统的栅极材料多晶娃则面临硼穿透(boron penetration)效应,导致元件效能降低等问题；且多晶硅栅极更遭遇难以避免的耗层效应(cbpletion effect)，使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。针对此问题，半导体业界更提出以新的栅极材料，例如利用具有功函数(work function)金属层的金属栅极来取代传统的多晶硅栅极，用以作为匹配High-K栅极介电层的控制电极。然而，即使利用High-K栅极介电层取代传统二氧化硅或氮氧化硅介电层，并以具有匹配功函数的金属栅极取代传统多晶硅栅极，如何持续地增加半导体元件效能及可靠度一直为半导体业者所欲解决的问题。
技术实现思路
因此，本专利技术的目的在于提供一种具有优选元件表现与可靠度的。根据本专利技术所提供的权利要求，提供一种金属栅极结构，该金属栅极结构包括高介电常数(high-κ)栅极介电层、设置于该高介电常数栅极介电层上的底部阻障(bottombarrier)层、设置于该底部阻障层上的三招化钛(titanium tri-aluminide,TiAl3)功函数金属层、设置于该TiAl3功函数金属层上的顶部阻障(top barrier)层、以及设置于该顶部阻障层上的低阻抗(low resistance)金属层。根据本专利技术所提供的权利要求，还提供一种金属栅极结构的制作方法，该制作方法首先提供基底，且该基底上依序形成有高介电常数栅极介电层与底部阻障层。接下来于该基底上形成功函数金属(work function metal)层，最后对该功函数金属层同位(in-situ)进行热(anneal)处理。根据本专利技术所提供的，是利用同位进行的热处理使功函数金属进行相变化(phase transformation),而形成TiAl3功函数金属层；同时提升招的扩散率而达到调整(tuning)金属栅极的功函数至预期的3. 9 4. 3电子伏特(eV)的目的。据此，本专利技术所提供的金属栅极结构的制作方法可提供具有较高可靠度的金属栅极结构。附图说明图I至图7为本专利技术所提供的具有金属栅极结构的半导体元件的制作方法的第一优选实施例的示意图；其中图4为第一优选实施例的变化型的示意图。图8至图10为本专利技术所提供的具有金属栅极结构的半导体元件的制作方法的第二优选实施例的示意图。附图标记说明100、200 基底102、202 浅沟绝缘 108、208 栅极沟槽110、210 半导体元件112,212 轻掺杂漏极114,214 间隙壁116、216 源极 / 漏极118、218 金属硅化物120栅极结构120a、220a金属栅极结构122,222 高介电常数栅极介电层124、224 氮化钛层126氮化钽层128虚置栅极层130,230 接触洞蚀刻停止层132,232 内层介电层140、240 铝化钛层140a、240a三铝化钛功函数金属层142、242 顶部阻障层144,244 低阻抗金属层150、250 热处理具体实施例方式请参阅图I至图7，图I至图7为本专利技术所提供的具有金属栅极结构的半导体元件的制作方法的第一优选实施例的示意图，且本优选实施例采用后栅极(gate-last)工艺。如图I所示，首先提供基底100,如娃基底、含娃基底、或娃覆绝缘(silicon-on-insulator,SOI)基底等，且基底100内形成有多个用以提供电性隔离的浅沟绝缘(shallow trenchisolation, STI) 102。接下来于基底100上形成至少一半导体元件110。半导体元件110包括栅极结构120,栅极结构120则包括栅极介电层、氮化钛(titanium nitride, TiN)层124、虚置栅极层128如多晶硅层、与图案化硬掩模(图未示)，这些膜层是由下而上依序堆叠于基底100上。其中TiN层124是作为蚀刻停止层与底部阻障层。另外，栅极结构120还可包括介质层(interfacial layer)(图未示)，形成于栅极介电层之前。值得注意的是，本优选实施例是与先栅极介电层(high-K first)工艺整合，因此栅极介电层包括high_K栅极介电层122,其可选自包括氧化铪(hafnium oxide, HfO2)、娃酸铪氧化合物(hafniumsilicon oxide, HfSiO4)、娃酸給氮氧化合物(hafnium silicon oxynitride, Hf Si ON)、氧化招(aluminum oxide, Al2O3)、氧化镧(lanthanum oxide, La2O3)、氧化组(tantalum oxide,Ta2O5)、氧化 乙(yttrium oxide，Y2O3)、氧化错(zirconium oxide，ZrO2)、钦酸银(strontiumtitanate oxide, SrTiO3)、娃酸错氧化合物(zirconium silicon oxide, ZrSiO4)、与错酸給(hafnium zirconium oxide, HfZrO4)所组成的群组。请继续参阅图I。半导体元件110尚包括轻掺杂漏极(light doped drain,LDD)112。由于本优选实施例所提供的半导体元件110为n型半导体元件，因此LDD 112为η型LDD。且半导体元件110的栅极结构120周围的侧壁尚包括间隙壁114 ;间隙壁114优选为复合膜层的结构。半导体元件110还包括η型源极/漏极116，与用以降低接触界面的电阻的金属娃化物118。在本优选实施例中，亦可利用选择性外延生长(selectiveepitaxial growth, SEG)方法来制作源极/漏极116。如前所述，由于本优选实施例中的半导体元件110为η型半导体元件，因此可利用包括有碳化硅(SiC)的外延层制作η型源 极/漏极116。而在半导体元件110与基底100上依序形成有接触洞蚀刻停止层(contactetch stop layer, CESL) 130 与内层介电(inter-layer dielectric, ILD)层 132。上述形成栅极结构120、LDD 112、间隙壁114、源极/漏极116、金属硅化物118、CESL 130与ILD层132等元件的步骤为该领域中普通技术人员所熟知，故于此不再赘述。请参阅图I与图2。接下来，进行平坦化工艺移除部分的ILD层132、CESL 130与图案化硬掩模，而暴露出虚置栅极层128的顶部。随后，进行蚀刻工艺移除虚置栅极层128而形成栅极沟槽108。此外，由于T本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.ー种金属栅极结构，包括 高介电常数栅极介电层； 底部阻障层，设置于该高介电常数栅极介电层上； 三铝化钛功函数金属层，设置于该底部阻障层上； 顶部阻障层，设置于该三铝化钛功函数金属层上；以及 低阻抗金属层，设置于该顶部阻障层上。2.如权利要求I所述的金属栅极结构，其中该底部阻障层包括氮化钛。3.如权利要求I所述的金属栅极结构，其中该底部阻障层包括氮化钛与氮化钽。4.如权利要求I所述的金属栅极结构，其中该顶部阻障层包括氮化钛或氮氧化钛。5.如权利要求I所述的金属栅极结构，其中该高介电常数栅极介电层选自氧化铪、硅酸铪氧化合物、硅酸铪氮氧化合物、氧化铝、氧化镧、氧化钽、氧化钇、氧化锆、钛酸锶、硅酸锆氧化合物与锆酸铪所组成的群组。6.如权利要求I所述的金属栅极结构，其中该低阻抗金属层包括铝。7.如权利要求I所述的金属栅极结构，其中该高介电常数栅极介电层、该底部阻障层、该三铝化钛功函数金属层与该顶部阻障层的剖面结构具有U型形状。8.如权利要求I所述的金属栅极结构，其中该三铝化钛功函数金属层与该顶部阻障层的剖面结构具有U型形状。9.ー种金属栅极结构的制作方法，包括 提供基底，且该基底上依序形成有高介电常数栅极介电层与底...

【专利技术属性】
技术研发人员：杨建伦，许启茂，吴俊元，郑子铭，邹世芳，林进富，黄信富，蔡旻錞，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：