本发明专利技术公开了一种数字延迟装置，该装置包括：延迟部件，延迟部件包括第一延迟电路和第二延迟电路，其中，第一延迟电路和第二延迟电路用于分别处理互为差分信号的数字信号；第一控制逻辑电路，用于控制第一延迟电路和第二延迟电路分别输出第一时钟信号和第二时钟信号；输出时钟选择电路，用于根据第一时钟信号和/或第二时钟信号输出第三时钟信号。本发明专利技术解决了相关技术中在数字延迟锁相环需要具有较大的最大延迟时间时，需要延迟链的延迟单元具有较大的数目而造成的时钟的抖动噪音较大的问题，达到减小时钟的抖动噪音的效果。
【技术实现步骤摘要】
本专利技术涉及高速电路系统中的延迟锁相环电路，具体而言，涉及ー种数字延迟装置。
技术介绍
延迟锁相环已被广泛采用在高速系统中实现时钟去歪斜和时钟产生。延迟锁相环可以大致分为两种模拟延迟锁相环和数字延迟锁相环。虽然模拟延迟锁相环拥有更好的时钟延迟准确度和更强的抗抖动能力，但是它们对半导体エ艺变化十分敏感，在不同エ艺下的移植更为困难。然而数字延迟锁相环则十分适合在不同エ艺下进行移植。所以即使半导体エ艺在不断的进步和更新，数字延迟锁相环也能够在较短时间内用更少的人力完成电路的エ艺移植。随着半导体エ艺尺寸的不断縮小，不仅可以使数字延迟锁相环运行在较低的电源电压，而且提供了更加精细的延迟间隔。低电压工作可以降低功耗，更好的延迟精度可以提高数字延迟锁相环的抗抖动性能。此外，数字延迟锁相环具有快速锁定的优点。数字延迟链是数字延迟锁相环中的重要组成部分，用来对输入时钟进行延迟。图I示出延迟锁相环的工作原理示意图，其主要工作原理如下1)输入时钟经过数字延迟链的延迟以后得到的输出时钟；2)输出和输入时钟在鉴相器中判别相位关系；3)控制单元根据相位判断结果调整数字延迟链的有效延迟时间，调整方式为通过改变控制码增加或減少数字延迟链中打开的延迟单元数目；4)重复步骤2)和3)直至最終达到输出时钟和输入时钟相位延迟为360度，相当于输出时钟被推迟了ー个周期的延迟，此刻达到锁定状态，如图2所示,输出时钟较输入时钟相位延迟360度。数字延迟链的有效延迟时间(打开的延迟单元数目)受控制码控制，具有以下几个特征參数。I)固定延迟数字延迟链的最小延迟，即延迟链中延迟单元全部不打开时，输出时钟相对输入时钟的延迟时间，决定了延迟链的最高工作频率。2)最大延迟时间延迟链中延迟单元全部打开时，输出时钟相对输入时钟的延迟时间，决定了延迟链的最低工作频率。3)锁定时间输出时钟和输入时钟达到锁定状态，所花费的时钟周期。4)相位分辨率控制码每变化一位，即多打开ー个延迟单元后，输出时钟的延迟时间増加量(此值越小，分辨率越高)。在现有的数字延迟锁相环中，数字延迟链采用单端延迟链，在延迟锁相环需要具有较大的最大延迟时间时，单端延迟链需要较大的数目延迟单元，较大的数目延迟单元会増加时钟的抖动噪音。针对相关技术中在数字延迟锁相环需要具有较大的最大延迟时间时，需要延迟链的延迟单元具有较大的数目而造成的时钟的抖动噪音较大的问题，目前尚未提出有效的解决方案。
技术实现思路
本专利技术提供了ー种数字延迟装置，以解决相关技术中在数字延迟锁相环需要具有较大的最大延迟时间时，需要延迟链的延迟单元具有较大的数目而造成的时钟的抖动噪音较大的问题。根据本专利技术的ー个方面，提供了ー种数字延迟装置，该装置包括延迟部件，该延迟部件包括第一延迟电路和第二延迟电路，其中，第一延迟电路和第二延迟电路用于分别处理互为差分信号的数字信号；第一控制逻辑电路，用于控制第一延迟电路和第二延迟电路分别输出第一时钟信号和第二时钟信号；输出时钟选择电路，用于根据第一时钟信号和/或第二时钟信号输出第三时钟信号。优选的，第一延迟电路的输入信号与第二延迟电路的输入信号互为差分信号，第一延迟电路的输出信号与第二延迟电路的输出信号互为差分信号，第一延迟电路和第二延迟电路均由延迟单元级联构成。优选的，延迟单元包括用于控制延迟时间的第一 N级非逻辑门和第二 N级非逻辑门，N为整数，其中，延迟单元包括第一工作状态，第一输入信号经过第一 N级非逻辑门输 出第一输出信号，第二输入信号经过第二 N级非逻辑门输出第二输出信号；第二工作状态，第一输入信号经过第二 N级非逻辑门输出第一输出信号。优选的，第一 N级非逻辑门包括第一与非门，第一与非门的第一输入端与常电平连接，第一与非门的第二输入端输入第一控制电平信号；第二与非门，第二与非门的第一输入端输入第二控制电平信号，第二与非门的第二输入端输入第三输入信号，其中，第二控制电平信号与第一控制电平信号互为反信号；第三与非门，第三与非门的第一输入端与第一与非门的输出端连接，第三与非门的第二输入端与第二与非门的输出端连接，第三与非门的输出端为本级延迟单元的输出端；第二 N级非逻辑门包括第四与非门，第四与非门的第ー输入端输入第三输入信号，第四与非门的第二输入端输入第一控制电平信号；第五与非门，第五与非门的第一输入端输入第二控制电平信号，第五与非门的第二输入端输入后级延迟单元返回的信号；第六与非门，第六与非门的第一输入端与第四与非门的输出端连接，第六与非门的第二输入端与第五与非门的输出端连接，第六与非门的输出端为本级延迟单元的输出端。优选的，该装置还包括耦合单元，用于将第一延迟电路中的时钟信号和第二延迟电路中的时钟信号耦合为互为差分信号的信号。优选的，耦合单元为通过第一反向器和第二反向器反向并联搭建的耦合单元。优选的，输出时钟选择电路根据输出的第一时钟信号和/或输出的第二时钟信号选择相应的逻辑门输出第三时钟信号。优选的，相应的逻辑门包括ー级与非门或ニ级与非门或三级与非门。优选的，相应的逻辑门的输入端为第一时钟信号或第二时钟信号。优选的，该还包括第二控制逻辑电路，用于控制输出时钟选择电路根据第一时钟信号和第二时钟信号输出第三时钟信号。在本专利技术中，采用阶梯结构延迟单元构建包括第一延迟电路和第二延迟电路的互为差分信号的延迟链，其中，第一延迟电路产生的输出信号可以用来覆盖ー个时钟周期(360度)的前半个周期(180度)相位，因为第二延迟电路产生的输出信号是第一延迟电路产生的输出信号的反向信号，与第一延迟电路产生的输出信号相位差为180度，所以用第ニ延迟电路产生的输出信号可以覆盖后180度相位，相比于现有的只用一条单链延迟链覆盖ー个时钟周期，本专利技术所记载结构的延迟链可以实现減少一半的延迟单元数量来覆盖现有技术中相同大小的一个时钟周期，减小了时钟的抖动噪音。附图说明此处所说明的附图用来提供对本专利技术的进ー步理解，构成本申请的一部分，本专利技术的示意性实施例及其说明用于解释 本专利技术，并不构成对本专利技术的不当限定。在附图中图I是根据相关技术的延迟锁相环的工作原理示意图；图2是根据相关技术的延迟锁相环达到锁定状态时的相位图；图3是根据本专利技术实施例的数字延迟装置的一种优选的结构示意图；图4是根据本专利技术实施例的数字延迟装置的延迟单元的一种优选的结构示意图；图5是根据本专利技术实施例的数字延迟装置的与非门搭建的差分延迟单元示意图；图6是根据本专利技术实施例的数字延迟装置的与非门搭建的差分延迟单元的第一工作状态的电路示意图；图7是根据本专利技术实施例的数字延迟装置的与非门搭建的差分延迟单元的第二工作状态的电路示意图；图8是根据本专利技术实施例的数字延迟装置的输出时钟选择电路的一种优选的示意图；图9是根据本专利技术实施例的数字延迟装置的输出时钟选择电路的相位关系图；图10是根据本专利技术实施例的数字延迟装置的另ー种优选的结构示意图；图11是根据本专利技术实施例的数字延迟装置的耦合单元工作的原理示意图；图12是通过反向器反向并联搭建耦合单元的一种优选的结构示意图；图13是根据本专利技术实施例的数字延迟装置的输出时钟选择电路的原理图；图14是根据本专利技术实施例的数字延迟装置的又一种优选的结构示意图；图15是根据本专利技术实施例的数字延迟装置处于ー种工作状态的电路示意图；以本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：陈帅，李昊，钟石强，
申请(专利权)人：龙芯中科技术有限公司，
类型：发明
国别省市：
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