本发明专利技术公开了一种频率倍增器，包括：非交叠信号产生电路，用于接收第一信号和第一控制信号，并生成第一非交叠信号和第二非交叠信号，所述第一非交叠信号和第二非交叠信号都具有所述第一信号的频率，其中所述第一非交叠信号的占空比和第二非交叠信号的占空比的平均值由所述第一控制信号决定；结合电路，用于接收并结合所述第一非交叠信号和第二非交叠信号，来生成频率倍增信号。本发明专利技术的频率倍增器能生成具有准确占空比的频率倍增信号。
【技术实现步骤摘要】
本专利技术涉及一种频率倍增电路，特别涉及一种频率倍增器，包括频率倍增器的装 置和频率倍增方法。
技术介绍
锁相环(PLL)电路经常使用在常规的频率倍增器中。然而，PLL电路有着非常大 的面积和复杂的结构。此外，PLL电路不能使用在一些功率消耗敏感的器件中。因此，有着相对较小面积、较低复杂度和/或较低功耗的倍频器是理想。
技术实现思路
本专利技术要解决的技术问题是提供一种频率倍增器，其具有较低复杂度。为解决上述技术问题，本专利技术的频率倍增器，包括非交叠信号产生电路，用于接收第一信号和第一控制信号，并生成第一非交叠信 号和第二非交叠信号，所述第一非交叠信号和第二非交叠信号都具有所述第一信号的频 率，其中所述第一非交叠信号的占空比和第二非交叠信号的占空比的平均值由所述第一控 制信号决定；结合电路，用于接收并结合所述第一非交叠信号和第二非交叠信号，来生成频率 倍增信号。本专利技术还提供了一种频率倍增的方法，包括用频率倍增器接收第一信号，所述频率倍增器包括非交叠信号产生电路，用于接 收第一信号和第一控制信号，并生成第一非交叠信号和第二非交叠信号，所述第一非交叠 信号和第二非交叠信号都具有所述第一信号的频率，其中所述第一非交叠信号的占空比和 第二非交叠信号的占空比的平均值由所述第一控制信号决定；结合电路，用于接收并结合 所述第一非交叠信号和第二非交叠信号，来生成频率倍增信号；用所述频率倍增器倍增所述第一信号的频率。本专利技术的频率倍增器生成具有准确占空比的频率倍增信号。此外，本专利技术的频率 倍增器具有相当小的面积，因而适用于集成电路。同样对比于具有锁相环的频率倍增电路， 本专利技术的频率倍增器具有较低的功耗和复杂度。而且，在频率倍增器中输入信号的占空比 突然变化对频率倍增信号并没有大的影响。附图说明下面结合附图与具体实施方式对本专利技术作进一步详细的说明图1为根据本专利技术的实例中，倍频器的示意框图；图2为根据本专利技术的实例中，非交叠信号产生电路的示意框图；图3为图2所示的非交叠信号产生电路的电路细节示意图；图4为图2所示的非交叠信号产生电路的电路细节示意图5为根据本专利技术的另一实例中，倍频器的示意框图；图6为图5所示倍频器的电路示意图；图7为根据本专利技术的又一实例中，倍频器的示意框图；图8为根据本专利技术的实例中，占空比变换电路的示意框图；图9为图8中占空比变换电路的电路细节不意图；图10为根据本专利技术的另一实例中，占空比变换电路的示意框图；图11为图10中占空比变换电路的电路细节示意图；图12为根据本专利技术的实例中，倍频器内的信号波形示意图；图13为根据本专利技术的实例中，占空比变换电路内的信号波形示意图；图14为根据本专利技术的实例中，倍频方法的流程示意图。具体实施例方式下面描述本专利技术的各种方面和例子。下面的描述为透彻地理解和能够实施这些实 施例而提供了具体的细节。然而，本领域的一般技术人员应该理解，在省略了其中很多细节 后，仍能实施本专利技术。此外，一些已知结构或功能可能没有详细显示或记述，以免混淆这几 个实施例的相关描述。对下文中使用的术语，即使其与本专利技术的某些具体实例的详细描述结合使用，也 应对这些术语做最为广义而合理的解释。某些术语在下面甚至会被强调，但是，对任何有意 以限定的方式来解释的术语，都将在具体描述部分明确而具体地给出这种定义。图1为根据本专利技术的实例中，倍频器的示意框图。如图1所示，倍频器1包括非交 叠信号产生电路2 (下面称为产生电路)和结合电路3。产生电路2用于接收第一信号41和第一控制信号42，并生成第一非交叠信号43 和第二非交叠信号44。第一非交叠信号43和第二非交叠信号44都具有第一信号的频率， 例如f。第一非交叠信号43的占空比和第二非交叠信号44的占空比的平均值至少部分由 第一控制信号42决定。结合电路3用于接收并结合两个非交叠信号。既然信号43和44都为有着相同的 频率f的非交叠信号，结合后信号的频率为2f。根据本专利技术的实例中，结合电路3包括或 门，将在下面进行讨论。图2为在具体实例中的产生电路2。如图2所示，产生电路2包括输入模块21、第 一可控延迟模块22、第二可控延迟模块23和输出模块24。具体的，输入模块21用于接收第一信号41，并生成第一时钟信号a和第二时钟信 号b。第一可控延迟模块22接收第一时钟信号a和第一控制信号42，而后将通过第一控制 信号42决定的第一延迟应用到第一时钟信号a中，以生成第一延迟信号c。第二可控延迟 模块23接收第二时钟信号b和第一控制信号42，然后将通过第一控制信号42决定的第二 延迟应用到第二时钟信号b中，以生成第一延迟信号d。输出模块24接收第一延迟信号c和第二延迟信号d,并根据信号c生成第一非交 叠信号43和根据信号d生成第二非交叠信号44。此外，如图2所示，输入模块21接收第一延迟信号c和第二延迟信号d，并使用延 迟信号c和d,与第一信号41 一起来生成第一时钟信号a和第二时钟信号b。nMjSW^o4344um^Rm%-mm^ 42 ni* dc isfti^mif^,mmn,immi^^ 2v0 mm* 42 WièoWfa^ifè0J^r42, nJWX1*1, Tffifê ^ —'hf ^Hi$Mo LU 3 |^7]N,féA|^^: 21 13, II—JxfBH 21 l>||XJxf@li§ 212>HHJx.f@:H 213>H-%#n 214215||—JxfBH 211 tjféA MfnH^%#n 214 l^yh$éA M illfcH^ H^ 41/0 %214^ d0 %-mm 211 mm^ 41, #ü# 215 J^^hféA Mo H—%#n 215 tJ^^yhféA M illfcll^Mia h^j Co ü—214 tjféaj M iMIIXJx.fl lH 212 JféA Mo H—%#n 215 Jfé[ij M iMIlHJx.fBH 213 J$IjA M° H—ixfBH 212 MTíélíjII—a0 ItHJx.fBHfflXféLijII—B ^Mi "^ bomm 324mmm&tmc,43, |3]lt , ü—43jpCo $érfdütlífe 24^ d,^ 44, m^ 44*% do22 m 23Tffl#^fflil0Jo 4,0J^ 2 o %—njífe 22P M M0S 1,#^ 221 (M0S 1,#^ 221) >H— N M M0S 1,#^ 222 (M0S 1,#^222) >ütX N M M0S tS#^ 223 (M0S tS#^ 223) fP||— 224oJ|#jé, M3 llife 22 ^, MOS tS#^ 221Vddo M0S 0aH#H 221 W# M0S 0aH#|i 222 WWW^ a0 M0S 0aH#|i 221 MM0S 1,#^ 222 ê^ü H-|W 224 atJ-$a ( 4 ) ,3fc￡/&J|-MJaf Co M0S 0^#^ 223224 fój;￡ — ^ 4 ^fóTRífa ) ° M0S 0^#^223^ 42o^本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：陶云彬，刘家洲，
申请(专利权)人：博通集成电路上海有限公司，
类型：发明
国别省市：
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