非易失性存储装置及其制造方法制造方法及图纸

一种非易失性存储装置及其制造方法。本发明专利技术提供了一种非易失性存储装置及其制造方法，以防止存储于电荷俘获层的电荷移动到邻近的存储单元。制造非易失性存储装置的方法包括：在半导体衬底上形成第一介质层，半导体衬底中由隔离层定义有源区；在第一介质层上形成电荷俘获层；除去隔离层上的第一介质层和电荷俘获层；在包括电荷俘获层的隔离层上形成第二介质层；以及在第二介质层上形成导电层。

【技术实现步骤摘要】

本专利技术涉及一种。
技术介绍
一般而言，在其中存储数据的非易失性存储装置的存储单元具有堆叠栅极结构。该堆叠栅极结构是通过在存储单元的沟道区上顺序地堆叠隧道介质层、浮置栅极、栅极间 介质层、控制栅极、以及栅电极而形成。该浮置栅极用作电荷俘获层，且通常由例如多晶硅的导电层形成。然而，已经披露了使用非导电层(例如，氮化物层)代替多晶硅作为电荷俘获层的非易失性存储装置。依照栅电极层的材料等，如上所述的使用非导电层作为电荷俘获层的非易失性存储装置，可分类成SONOS (硅/氧化物/氮化物/氧化物/硅)非易失性存储装置、MANOS (金属/Al2O3/氮化物/氧化物/硅)非易失性存储装置等。该非易失性存储装置具有形成直接隧穿层的隧道介质层、用于存储电荷的氮化物层、用作阻挡层的绝缘层、以及控制栅电极。在使用例如多晶硅的导电层作为电荷俘获层的非易失性存储装置中，存在这样的问题，如果浮置栅极中存在任何微缺陷，则保持时间(retention time)显著減少。然而，在使用例如氮化物层的非导电层作为电荷俘获层的非易失性存储装置中，存在这样的优点，由于氮化物层的特性，对エ艺中的缺陷的敏感性相对小。此外，在使用导电层作为电荷俘获层的非易失性存储装置中，由于厚度约70埃以上的隧道介质层形成于浮置栅极下，低电压操作和高速操作的实施存在局限性。然而，在使用非导电层作为电荷俘获层的非易失性存储装置中，具有高速操作且要求低电压和低功耗的存储装置可以实现，因为相对薄的直接隧穿介质层形成于氮化物层下。在制造使用非导电层作为电荷俘获层的非易失性存储装置时，一般而言，隔离层通过STI (浅沟槽隔离)方案形成在半导体衬底中，并且，栅极氧化物层、用于存储电荷的氮化物层、用作阻挡层的氧化物层、栅电极层等形成在包括隔离层的半导体衬底上。然后执行栅极图案化工艺，从而形成构成存储单元的栅极。然而，如果制造使用非导电层作为电荷俘获层的闪存装置，用于存储电荷的氮化物层没有分离地形成于各个存储单元，而是沿存储单元的方向相互连接，即使在栅极图案化工艺进行之后。在此情况下，特定存储单元中包含的电荷俘获层中捕获的电荷会随着时间流逝而沿水平方向扩散到邻近的存储单元中。图I是剖面图，说明制造MANOS型非易失性存储装置的传统方法。见图I,半导体衬底10被蚀刻从而形成沟槽。用绝缘层缝隙填充(gap-filling)沟槽，形成隔离层11。然后隧道介质层12形成于半导体装置的有源区上。电荷俘获层13、阻挡绝缘层14、金属电极层15、以及栅电极层16和17顺序地形成于整个表面上。然后执行栅极图案化蚀刻エ艺从而形成単元区域的栅极。在传统的MANOS型非易失性存储装置中，电荷俘获层13也形成于有源区之间的隔离区上。因此，如果通过将电荷俘获到电荷俘获层13来实施编程之后，在高温进行烘烤，则捕获的电荷移动到邻近的栅极，这会减小编程阈值电压。这导致退化的保持特性(即，単元的电荷保持能力)。图2是剖面图，说明制造SONOS型非易失性存储装置的传统方法。见图2，半导体衬底20的隔离区被蚀刻从而形成隔离沟槽。使用绝缘层缝隙填充沟槽，形成隔离层21。隧道介质层22、电荷俘获层23、阻挡层24、用于控制栅极的导电层25、以及栅电极层26顺序地堆叠于包括隔离层21的整个表面上。 在传统的SONOS型非易失性存储装置中，低电压晶体管和高电压晶体管首先形成于外围区域(即，周边区域)，然后将用作存储介质(medium)的単元形成。依照上述方法，单元区域的电荷俘获层沿字线方向与邻近单元共享。由此出现这样的问题，由于捕获的电荷会移动到邻近栅极，从而降低単元的编程阈值电压。这导致退化的保持特性(即，単元的电荷保持能力)。此外，与浮置栅极比较，电荷俘获层的电荷捕获效率约为70%，因为不是所有通过隧道介质层的电荷都被捕获，而是仅其中部分被捕获。这样，必须通过增大编程偏压来补偿与这种低的效率相对应的阈值电压，不过很难形成用于传送高电压的高电压晶体管。
技术实现思路
本专利技术目的在于通过对电荷俘获层执行图案化工艺从而只在每个存储单元中形成电荷俘获层，由此防止电荷俘获层中存储的电荷扩散到邻近的存储单元。此外，本专利技术的目的还在于提供一种制造非易失性存储器装置的方法，通过在半导体衬底的隔离区中形成的隔离层之间的空间内形成电荷俘获层，从而防止在编程操作时，电荷俘获层中捕获的电荷扩散到邻近单元的栅极中，由此提高编程阈值电压以及单元的保持特性。更进一歩地，本专利技术的目的还在于提供一种制造非易失性存储器装置的方法，其通过在半导体衬底上形成电荷俘获层，随后通过后续エ艺形成隔离层，从而通过该隔离层将存储単元的电荷俘获层与沿位线方向邻近的其它存储単元的电荷俘获层电学隔离，由此能够防止电荷俘获层中捕获的电荷在编程操作时移动到邻近单元栅极中，并由此提高编程阈值电压以及単元的保持特性。根据本专利技术的ー个方面，提供种制造非易失性存储器装置的方法，包括在半导体衬底上形成第一介质层，在半导体衬底中由隔离层定义有源区；在第一介质层上形成电荷俘获层；除去隔离层上的第一介质层和电荷俘获层；在包括电荷俘获层的隔离层上形成第ニ介质层；以及在第二介质层上形成导电层。电荷俘获层可以形成于有源区上以及隔离层的边缘部分。电荷俘获层可以仅仅形成于有源区上。在半导体衬底中形成隔离层包括在半导体衬底上形成衬垫氮化物层；在衬垫氮化物层上形成第一掩模图案，该第一掩模图案具有与隔离层相对应的开ロ区域；使用第一掩模图案来图案化衬垫氮化物层并在半导体衬底中形成沟槽；以及用绝缘材料填充沟槽以形成隔离层。第一掩模图案可具有与第二掩模图案同样或者更宽的开ロ区域。电荷俘获层可以由绝缘材料例如氮化物层形成。根据本专利技术的另ー个方面，提供一种非易失性存储装置，其包括半导体衬底，半导体衬底中由隔离层定义有源区；第一介质层，相互隔离且分别形成于有源区中；电荷俘获层，由绝缘材料形成且仅形成在第一介质层上；第二介质层，形成于半导体衬底和电荷俘获层上；以及导电层，形成于第二介质层上。 第一介质层可以部分地形成于隔离层上。根据本专利技术的另ー个方面，提供一种制造非易失性存储器装置的方法，包括在半导体衬底上顺序形成绝缘层和硬掩模层；通过使用硬掩模层的蚀刻エ艺来蚀刻半导体衬底的隔离区，形成沟槽；使用绝缘层缝隙填充沟槽，由此形成隔离层；在包括隔离层的区域，在用于绝缘层的硬掩模上形成钝化介质层；蚀刻和除去钝化介质层、硬掩模层和绝缘层，从而形成突出的隔离层；顺序地堆叠隧道介质层、电荷俘获层和缓冲介质层于包括隔离层的半导体基层的整个表面上；并执行抛光エ艺以露出突出的隔离层的顶面，使得隧道介质层和电荷俘获层保留在半导体基层的有源区上。抛光エ艺之后，可以顺序地堆叠阻挡绝缘层、金属层和栅电极层于包括隔离层的整个表面上。钝化介质层可以由厚度为200到4000埃的氮化物层通过LP-CVD (低压化学气相沉积)或PE-CVD (等离子体增强化学气相沉积)方法形成。隔离层的突出的高度可以在200至IJ 800埃的范围。隧道介质层可以通过干法热氧化工艺、湿法热氧化工艺或自由基氧化工艺形成。电荷俘获层的高度可以低于隔离层顶面的高度。电荷俘获层可以由厚度在40到200埃的化学计量比的硅氮化物或富硅氮化物通过LP-CVD或PE-CVD方法形成本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：金世埈，崔殷硕，朴景焕，刘泫升，李命植，洪韺玉，安正烈，金容漯，黄敬弼，禹元植，朴宰颍，李起洪，朴基善，周文植，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：