一种多端口随机存储器制造技术

本发明专利技术公开一种多端口随机存储器，其特征在于该存储器为具有三个端口的门阵列FPGA存储器，包括编码、外设串并转换、解码、双口RAM、并串转换和串并转换；编码直接与双口RAM连接构成第一个端口，用于与CPU连接；外设串并转换经解码与双口RAM连接构成第二个端口，用于与外设连接；并串转换和串并转换分别与双口RAM连接构成第三个端口，用于与另一个具有三个端口的门阵列FPGA存储器连接;所述的编码、外设串并转换、解码、双口RAM、并串转换和串并转换全部通过门阵列软件编程实现。

【技术实现步骤摘要】

本专利技术涉及存储器技术，具体为一种多端口随机存储器。该电路主要用于数据存储与交换领域，尤其是高速存储器设备数据共享系统中。
技术介绍
在测控、仪器仪表、语音信号处理和图像通信领域中往往需要多处理器分工与外部系统的通信、控制、数据采集和完成人机接口等功能。为了使CPU不致因为等待存储器读写操作的完成而无事可做，可以采取一些加速CPU和存储器之间有效传输的特殊措施。 在多机系统中，CPU之间的通信常采用以下几种方式(1)串行通信。这种方式相对简单，因为受到波特率的限制，传输速度不快，业务量大的场合得不到很好的通信效果。(2)并行通信。利用CPU的I/O功能在CPU之间增加缓冲器或锁存器来实现双机通信，通信性能较串行通信虽有所提高，但仍然达不到理想的效果。(3)利用共享式存储器。共享存储器中的一种是DMA方式，其CPU和DMA控制器交替访问存储器。DMA方式传输前，CPU要把总线控制权交给DMA控制器，由DMA控制器直接存取存储器数据，在DMA控制器结束访问存储器后，DMA控制器把总线控制权再交回给CPU，这种传输模式，CPU需要等待总线控制权。另外需要考虑的是，有些CPU不支持DMA功能。共享存储器中的另一种是利用双口 SRAM，双端口存储器是同一个存储器具有两组相互独立的读写控制线路，大大提高了通信效率，而且对CPU没有过多的要求，特别适合异种CPU之间异步高速通信。但是对于多处理器分工协作的工作方式，要求存储器具有多个端口，而双口 RAM只有两个端口，不能满足工作要求。多处理器分工协作时需要存储器数据共享，每个处理器都能读写存储器，因此要求存储器为每个CPU都提供可读写的访问端口。中国专利“多端口 RAM存储装置”(申请号00817280. 3)公开了一种多端口随机存储器技术方案。该方案主要讲述了随机存储器多个串行输入，一个串行输出的用法。每个串行输入经过串并转换，编码存储到随机存储器，输出需要经过解码，并串转换，然后由同一端口串行输出。该专利技术分别经过了串并转换和并串转换，虽然高效利用了端口资源，但是大大降低了存储器存储速度，与实际应用要求尚存差距。
技术实现思路
针对现有技术的不足，本专利技术拟解决的技术问题是，提供一种多端口随机存储器。该存储器可解决多处理器协同工作时，如何有效共享随机存储器的问题，具有结构简单，存储速度快，资源配制性好，便于实际应用等优点。本专利技术解决所述技术问题的技术解决方案是设计一种多端口随机存储器，其特征在于该存储器为具有三个端口的门阵列FPGA存储器，包括编码、外设串并转换、解码、 双口 RAM、并串转换和串并转换；编码直接与双口 RAM连接构成第一个端口，用于与CPU连接；外设串并转换经解码与双口 RAM连接构成第二个端口，用于与外设连接；并串转换和串并转换分别与双口 RAM连接构成第三个端口，用于与另一个具有三个端口的门阵列FPGA存储器连接；所述的编码、外设串并转换、解码、双口 RAM、并串转换和串并转换全部通过门阵列软件编程实现。与现有技术相比，本专利技术多端口随机存储器利用现场可编程逻辑门阵列FPGA设计，充分利用了 FPGA内部丰富的硬件资源和VHDL语言的灵活性。设计的存储器具有结构简单，存储速度快，系统分工明确，便于实际应用等特点。附图说明图I是本专利技术多端口随机存储器及该存储器单系统的一种实施例的组成结构和工作原理框图。图2是本专利技术多端口随机存储器多系统的一种实施例的组成结构框图。具体实施例方式下面结合实施例及其附图对本专利技术进一步详细说明。本专利技术设计的多端口随机存储器(简称存储器，参见图1)，其特征在于该存储器为具有三个端口的门阵列FPGA存储器，包括编码2、外设串并转换4、解码5、双口 RAM6、并串转换7和串并转换8 ;编码2直接与双口 RAM6连接构成第一个端口，用于与CPUl连接；夕卜设串并转换4经解码5与双口 RAM6连接构成第二个端口，用于与外设3连接；并串转换7和串并转换8分别与双口 RAM6连接构成第三个端口，用于与另一个具有三个端口的门阵列FPGA存储器连接。本专利技术所述的编码2、外设串并转换4、并串转换7和串并转换8相互之间没有连接关系，但其各自分别与双口 RAM6直接连接。在门阵列FPGA存储器外部连接关系上，CPUl和外设3之间没有连接关系，CPUl和外设3分别与所述门阵列FPGA存储器的相应端口相连接。本专利技术存储器所述的编码2、外设串并转换4、解码5、双口 RAM6、并串转换7和串并转换8全部通过门阵列软件编程实现。所述的CPUljFS 3及所述的门阵列FPGA存储器构成本专利技术存储器的一个单系统。CPUl是并行数据，外设3是串行数据，双口 RAM6是并行数据，单系统之间通信是串行数据。CPUljhS 3与双口 RAM6三者端口不统一，CPUl操作双口 RAM6，需要经过编码2进行端口匹配。外设3操作双口 RAM6，需要经过外设串并转换4、解码5进行端口匹配。双口RAM6所处的单系统与双口 RAM6’所处的单系统之间写数据需要经过并串转换7或串并转换8完成端口匹配。本专利技术存储器单系统之间能串行连接，并通过串行端口相互写数据。本专利技术存储器的一个单系统由CPUljFS 3和一个具有三个端口的门阵列FPGA存储器(即一个本专利技术所述的存储器，包括编码2、串并转换4、解码5、双口 RAM6、并串转换7和串并转换8)构成，CPUl经第一个端口与存储器连接，外设3经第二个端口与存储器连接，而第三个端口用于存储器单系统之间的连接。另一个存储器单系统由CPU1’、外设3’和一个具有三个端口的门阵列FPGA存储器(即另一个本专利技术所述的存储器，包括、编码2’、外设3’、串并转换4’、解码5’、双口 RAM6’、并串转换7’和串并转换8’)构成，同样，CPU1’经第一个端口与该存储器连接，外设3’经第二个端口与该存储器连接，而第三个端口用于该存储器单系统之间的连接。换言之，所述的两个存储器单系统完全相同，两者通过所述第三个端口串行连接，可以相互串行写数据。本专利技术虽然仅给出了两个存储器单系统连接的实施例，但容易理解，本专利技术存储器单系统完全适用于两个以上存储器单系统的串行连接。本专利技术CPUl所指的是与存储器相连接的外部处理器，用来对所设计的存储器进行读写操作。本专利技术存储器所述的编码2用于数 据匹配。实施例的编码2过程是门阵列FPGA处理CPUl数据的过程。CPUl的读写方式、数据结构与双口 RAM6的读写方式、数据结构不一致，需要将CPUl的数据编码成双口 RAM6的数据，然后存储到存储器中共享，例如，CPUl是8位数据宽度的单片机，双口 RAM6设计成16位数据宽度存储器，因此需要将8位的单片机数据编码成16位的数据，再存储到双口 RAM6中。本专利技术存储器所述的外设3所指的是与存储器相接的其他外部设备，用来对所设计的存储器进行读写操作。外设3包括的种类很多，可以通过门阵列连接到一些特殊功能的芯片，如串口通信功能的芯片，1553B通信功能的芯片以及其他功能的芯片等。本专利技术存储器所述的串并转换4用于端口匹配。外设3是串行数据，双口 RAM6是并行的数据，外设3访问双口 RAM6必须经过端口数据匹配，因此需要经过外设串并转换4。外设串并转换4的作用是门阵列FPGA本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：张世强，刘炳坤，张凯，宁立革，蔡勇，
申请(专利权)人：天津市英贝特航天科技有限公司，
类型：发明
国别省市：