延迟锁相回路及时脉信号产生方法技术

本发明专利技术公开了一种延迟锁相回路，其包括一电压控制延迟线路、一相位频率检测回路及一相位限制回路。电压控制延迟线路依据直流电压信号产生一输出时脉信号，其中电压控制延迟线路将输入时脉信号延迟一既定周期而产生输出时脉信号。相位频率检测回路依据输入时脉信号与输出时脉信号的相位差产生直流电压信号，并由起始信号所控制。相位限制回路限制输出时脉信号的延迟小于一延迟时间，并产生起始信号，以使能相位频率检测回路。另外，一种时脉信号产生方法亦被提出。本发明专利技术提供的延迟锁相回路和时脉信号产生方法均可正常输出时脉信号，不会产生错误判断。

【技术实现步骤摘要】

本专利技术涉及ー种信号延迟回路及信号产生方法，且特别涉及ー种延迟锁相回路(Delay Lock Loop, DLL)及时脉信号产生方法。
技术介绍
一般而言，数字电子产品都需要时脉信号。然而，当时脉信号由电气回路中的一端传到另一端时，回路中的传输线会产生额外的延迟时间，所以接收端接收到的时脉信号不会与传送端同歩。因此，应用上通常使用延迟锁相回路，让输出时脉信号与输入时脉信号同步，其内部需要一个相位检测器(Phase Detector, PD)比较输出时脉信号与输入时脉信号的相位，再依所得信息调整出同步时脉信号。 图I为传统的延迟锁相回路的方块示意图，请參考图I,延迟锁相回路100包括电压控制延迟线路110 (Voltage Control Delay Line, VO)L)、相位检测器120、电荷泵130 (Charge Pump, CP)及低通滤波器 140 (Low Pass Filter, LPF)。信号 CLKref 是输入延迟锁相回路100的时脉信号，而信号CLKwt是输出延迟锁相回路100的时脉信号。经过延迟锁相回路100输出的时脉信号CLKtjut将与输入延迟锁相回路100的时脉信号CLKMf同步同频。一般设计延迟锁相回路100的输出时脉信号CLKtjut比输入时脉信号CLKref延迟ー个周期T。图2 (a)显示延迟锁相回路100的输出时脉信号CLKwt的延迟时间T&小于ー个周期T情况下理想的相位检测器运作时的信号时序图；图2(13)显示时序b的时脉信号上升缘与时序c的时脉信号上升缘对齐情况下理想的相位检测器运作时的信号时序图；图3(幻显示延迟锁相回路100的输出时脉信号CLKtjut的延迟时间Tta大于ー个周期T情况下理想的相位检测器运作时的信号时序图；图3(13)显示时序d的时脉信号上升缘与时序c的时脉信号上升缘对齐情况下理想的相位检测器运作时的信号时序图。请參考图I、图2(a)、图2(b)、图3 (a)、图3 (b)，在此，相位检测器120在运作时包含两个理想条件⑴时脉信号CLKref与CLKout的时钟占空比约为50% ； (2)时脉信号CLKout的延迟时间在0. 5T至I. 5T之间。在图2(a)中，延迟锁相回路100的输出时脉信号CLKwt的延迟时间T&小于ー个周期T。位在时序a的时脉信号经过电压控制延迟线路110后被延迟Tw而落在时序b的位置。因为输出时脉信号CLKwt要比输入时脉信号CLKMf延迟ー个周期T，所以时序b的时脉信号要跟时序c的时脉信号比较相位。在图2(a)中，时序b的时脉信号领先时序c的时脉信号，所以相位检测器120在时序b的时脉信号上升缘与时序c的时脉信号上升缘之间(即时间区间Tph)，送出一个高准位的下信号(即DN = I)让电压控制延迟线路110的延迟时间变长。因此，在图2(b)中，时序b的时脉信号上升缘就可以与时序c的时脉信号上升缘对齐。在图3(a)中，延迟锁相回路100的输出时脉信号CLKtjut的延迟时间Tdlj大于ー个周期T。位在时序a的时脉信号经过电压控制延迟线路110后被延迟Tw而落在时序d的位置。因为输出时脉信号CLKwt要比输入时脉信号CLKMf延迟ー个周期T，所以时序d的时脉信号要跟时序C的时脉信号比较相位。在图3(a)中，时序d的时脉信号落后时序c的时脉信号，所以相位检测器120在时序 a的时脉信号上升缘与时序b的时脉信号上升缘之间(即第一个时间区间Tph)，以及在时序c的时脉信号上升缘与时序d的时脉信号上升缘之间(即第二个时间区间Tph)，分别送出一个高准位的上信号(即UP = I)让电压控制延迟线路110的延迟时间变短。因此，在图3(b)中，时序d的时脉信号上升缘就可以与时序c的时脉信号上升缘对齐。图4显示图I的相位检测器的逻辑电路图。相位检测器120由两个将D端接到逻辑高准位I (底下简称I)的D型正反器(D flip-flop, DFF)DFFU DFF2所组成，其中两个D型正反器DFFl、DFF2的输入信号是交错输入，即输入时脉信号CLKref输入到D型正反器DFFl的CLK端与D型正反器DFF2的CLR端，而输出时脉信号CLKtjut输入到D型正反器DFFl的CLR端与D型正反器DFF2的CLK端。将D端接到I的D型正反器，其运作方式如下当CLR= I时，重置(reset)D型正反器，且Q = O;当CLR = O时，CLK端从逻辑低准位0 (底下简称0)变成1，且Q= I。图5显示相位检测器检测相位差时的信号时序图，其中上信号UP与下信号DN的初始值都为O。请參考图4及图5，在时序Ta时，输入时脉信号CLKref从0变成1，且输出时脉信号CLKtjut = 0，上信号UP产生ー个高准位的信号；在时序Tb时，输出时脉信号CLKtjut从0变成1，将D型正反器DFFl重置，上信号UP恢复初始值=0，因为此时输入时脉信号CLKref=1，将D型正反器DFF2重置，所以下信号DN = O。用传统相位检测器的缺点在于上信号UP和下信号DN的重置由高准位的输入时脉信号CLKMf或输出时脉信号CLKwt所決定。因此，当高准位的信号过短或过长都可能造成相位误判。例如，在图6(a)中，若在时序ん时，输出时脉信号CLKtjut不等于0，则上信号UP被重置；在图6(b)中,若在时序Tb时,输入时脉信号CLKraf = 0,则下信号DN无法被重置。在上述两种情况下，传统相位检测器都会判断错误。由此可知，在现有技术中，传统的相位检测器要能正常运作，必须要有足够长的时间区间Tph，以及输出时脉信号CLKtjut的延迟时间必须在0. 5T至I. 5T之间。另外，若延迟锁相回路产生的输出时脉信号CLKwt的时钟占空比(clock duty)不佳或输入延迟锁相回路的时脉信号CLKMf的时钟占空比不佳，使用传统的相位检测器会检测错误，也使延迟锁相回路不能正常运作。由于时脉信号的时钟占空比会随过程、电源与温度发生变化，因此延迟锁相回路就有可能因时钟占空比变差导致不能正常输出时脉信号。
技术实现思路
本专利技术提供ー种延迟锁相回路，可正常输出时脉信号，不会产生错误判断。本专利技术提供ー种时脉信号产生方法，可正常输出时脉信号，不会产生错误判断。本专利技术提供ー种延迟锁相回路，其包括ー电压控制延迟线路、一相位频率检测回路及ー相位限制回路。电压控制延迟线路用以接收ー输入时脉信号及一第一直流电压信号，并依据第一直流电压信号产生ー输出时脉信号，其中电压控制延迟线路将输入时脉信号延迟ー既定周期而产生输出时脉信号。相位频率检测回路用以接收输入时脉信号、输出时脉信号及一起始信号，并依据输入时脉信号与输出时脉信号的相位差产生第一直流电压信号，并由起始信号所控制。相位限制回路用以接收输入时脉信号及输出时脉信号，并限制输出时脉信号的延迟小于ー第一延迟时间，并产生起始信号，以使能相位频率检测回路。在本专利技术的一实施例中，上述的电压控制延迟线路包括多个串接的延迟组件(delay cell)。每一延迟组件分别将输入时脉信号延迟一时脉相位。在本专利技术的一实施例中，上述的相位频率检测回路包括一相位频率检测器(PhaseFrequency Detector,PFD)、一第一电荷泵及本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.ー种延迟锁相回路，包括 一电压控制延迟线路，用以接收ー输入时脉信号及一第一直流电压信号，并依据该第一直流电压信号产生ー输出时脉信号，其中该电压控制延迟线路将该输入时脉信号延迟ー既定周期而产生该输出时脉信号； 一相位频率检测回路，用以接收该输入时脉信号、该输出时脉信号及一起始信号，并依据该输入时脉信号与该输出时脉信号的相位差产生该第一直流电压信号，并由该起始信号所控制；以及 一相位限制回路，用以接收该输入时脉信号及该输出时脉信号，并限制该输出时脉信号的延迟小于ー第一延迟时间，并产生该起始信号，以使能该相位频率检测回路。2.根据权利要求I所述的延迟锁相回路，其中该电压控制延迟线路包括多个串接的延迟组件，每一延迟组件分别将该输入时脉信号延迟ー时脉相位。3.根据权利要求2所述的延迟锁相回路，其中该相位频率检测回路包括 一相位频率检测器，用以接收该输入时脉信号、该输出时脉信号及该起始信号，并依据该输入时脉信号与该输出时脉信号的相位差产生ー第一上信号或一第一下信号，并由该起始信号所控制； 一第一电荷泵，用以接收该第一上信号或该第一下信号，并依据该第一上信号或该第一下信号产生ー第一电流信号；以及 一第一低通滤波器，用以接收来自该第一电荷泵的该第一电流信号，并产生该第一直流电压信号。4.根据权利要求3所述的延迟锁相回路，其中该相位限制回路包括 一相位限制器，用以接收该输入时脉信号及该输出时脉信号，并依据该输入时脉信号与该输出时脉信号的相位差产生ー第二上信号，以限制该输出时脉信号的延迟小于该第一延迟时间，并产生该起始信号，其中该第一电荷泵还接收该第二上信号，并依据该第一上信号、该第一下信号或该第二上信号产生该第一电流信号。5.根据权利要求4所述的延迟锁相回路，其中该相位限制器还依据该输入时脉信号与该输出时脉信号的相位差产生ー第二下信号，以限制该输出时脉信号的延迟大于ー第二延迟时间，其中该第一电荷泵还接收该第二下信号，并依据该第一上信号、该第一下信号、该第二上信号或该第二下信号产生该第一电流信号。6.根据权利要求3所述的延迟锁相回路，其中该相位限制回路包括 一相位限制回路器，用以接收该输入时脉信号及该输出时脉信号，并依据该输入时脉信号与该输出时脉信号的相位差产生ー第二上信号； 一第二电荷泵，用以接收该第二上信号，并依据该第二上信号产生ー第二电流信号；以及 一第二低通滤波器，用以接收来自该第二电荷泵的该第二电流信号，并产生一第二直流电压信号，其中该相位限制器藉由该第二直流电压信号限制该输出时脉信号的延迟小于该第一延迟时间。7.根据权利要求6所述的延迟锁相回路，其中该相位限制器还依据该输入时脉信号与该输出时脉信号的相位差产生ー第二下信号，以限制该输出时脉信号的延迟大于ー第二延迟时间，其中该第二电荷泵还接收该第二下信号，并依据该第二下信号或该第二下信号产生该第二电流信号，其中该相位限制器藉由该第二直流电压信号限制该输出时脉信号的延迟大于该第二延迟时间。8.根据权利要求4或6所述的延迟锁相回路，其中该相位限制器包括 一除频单元，用以接收该输入时脉信号，并对该输入时脉信号进行除频以产生除频后的该输入时脉信号； ー逻辑信号产生单元，用以接收除频后的该输入时脉信号及...

【专利技术属性】
技术研发人员：萧乔蔚，王思婷，
申请(专利权)人：联咏科技股份有限公司，
类型：发明
国别省市：