公开了一种同步信号产生电路，包括延迟锁相回路、仿真器以及多任务器。延迟锁相回路用以根据计数值延迟参考时脉信号，以产生第一输出时脉信号。仿真器耦接至延迟锁相回路，用以提供延迟锁相回路功能，并包括可编程延迟线，用以接收参考时脉信号以及参考计数值，其特征在于参考时脉信号根据参考计数值被延迟，以产生第二输出时脉信号。多任务器用以接收第一输出时脉信号与第二输出时脉信号，并选择性地输出第一输出时脉信号或第二输出时脉信号，其特征在于第一输出时脉信号在第一模式中被输出，并且第二输出时脉信号在第二模式中被输出。
【技术实现步骤摘要】
本专利技术涉及一种同步信号产生电路，特别涉及一种内存装置的同步信号产生电路。
技术介绍
同步动态随机存取内存(SynchronousDynamic Random AccessMemory,简称SDRAM)为一种高密度、固态(sol id-state)的数字储存装置。在SDRAM装置的操作中，所有与时序相关的信号，例如控制信号、输出信号、在读写操作的数据位等，皆需与供应至装置的时脉信号同步。这个特性可简化内存或系统操作的控制，并且允许系统在更高的频率上操作，因此与传统DRAM相比，数据传输量可得到提升。对于双倍数据速率(Double DataRate，简称DDR) SDRAM组件而言，内存的操作与时脉信号之间的同步更为重要，其可在时脉信号的上升或下降缘控制数据与控制信号转态。一个SDRAM系统中同步信号的范例为数据选通信号(data strobesignal)。数据选通信号为应用于写入与读取操作的信号。当写入数据时，数据选通信号被提供至SDRAM装置作为输入信号。数据选通信号与时脉信号同步，用以闩锁(latch)将被写入内存装置的数据。相反地，当从SDRAM读取数据时，数据选通信号为SDRAM所产生的输出信号。数据选通信号与时脉信号同步，用以闩锁从内存读出的数据。在读取操作时，SDRAM产生与时脉信号同步的数据选通信号。在理想的情况下，数据位(DQ)与数据选通信号(DQS)相对于时脉信号应该仅有微量误差或者没有误差(skew)。数据位(DQ)以及数据选通信号(DQS)与时脉信号偏离同步的程度将限制高频的操作，并且分别被SDRAM制造端定义为DQ输出存取时间(tAC)以及DQS输出存取时间(tDQSCK)。设计与制造SDRAM的一个重要的挑战就是要使得DQ输出存取时间(tAC)以及DQS输出存取时间(tDQSCK)可达最小。传统的在集成电路中减少同步输出信号与时脉信号之间的误差的解决方法为使用延迟锁相回路(Delay Locked Loop，简称DLL)。延迟锁相回路可动态调整由可变延迟线所提供的延迟量，用以减少由延迟锁相回路所产生的同步信号与输入时脉信号之间的相位误差。目前DDR4工作团队(Task Group，简称TG)以及联合电子设备工程委员会(JointElectron Devices Engineering Council, JEDEC)提出一种最新的功能,称为 DLL 控制模式。此功能允许在内存的自行更新(self-refresh)模式中致能(enable)或禁能(disable)DLL区块，用以节省功率并改善效能。然而，在延迟锁相回路关闭(DLL off)的模式下，由于延迟锁相回路被关闭了，使得时序参数tDQSCK的变化变得难以预测，如此一来，将造成在延迟锁相回路关闭模式下无法预估时序参数tDQSCK的最大及最小值的问题。因此，极需要一种新的电路结构，用以维持时序参数tDQSCK的最佳时序。
技术实现思路
根据本专利技术的一个实施例，公开了一种同步信号产生电路，包含在内存装置中，包括延迟锁相回路、仿真器以及多任务器。延迟锁相回路用以根据计数值延迟参考时脉信号，以产生第一输出时脉信号，其特征在于计数值是根据第一输出时脉信号与参考时脉信号之间的相位差而产生的。仿真器耦接至延迟锁相回路，用以提供延迟锁相回路的功能，并包括可编程延迟线，用以接收参考时脉信号以及参考计数值，其特征在于参考时脉信号根据参考计数值被延迟，以产生第二输出时脉信号。多任务器用以接收第一输出时脉信号与第二输出时脉信号，并选择性地输出第一或第二输出时脉信号，其特征在于第一输出时脉信号在第一模式中被输出，并且第二输出时脉信号在第二模式中被输出。根据本专利技术的另一个实施例，公开了一种内存装置，包括内存数组、控制逻辑以及同步信号产生电路。控制逻辑用以控制内存数组之读取与写入操作。同步信号产生电路用以接收参考时脉信号，并产生具有上升/下降缘与参考时脉信号对齐的输出时脉信号，其 特征在于内存数组根据输出时脉信号被操作。同步信号产生电路包括延迟锁相回路以及仿真器。延迟锁相回路用以根据计数值延迟参考时脉信号，以在第一模式中产生第一输出时脉信号作为输出时脉信号，其特征在于计数值是根据第一输出时脉信号与参考时脉信号之间的相位差而产生的。仿真器，用以当延迟锁相回路在第二模式中时提供延迟锁相回路的功能。仿真器包括可编程延迟线，用以接收参考时脉信号以及参考计数值，其特征在于参考时脉信号根据参考计数值被延迟，以产生仿真输出时脉信号作为输出时脉信号。附图说明图I是根据本专利技术的一个实施例所述的内存装置的示意方块图；图2是根据本专利技术的一个实施例所述的同步信号产生电路方块图；图3是根据本专利技术的一个实施例所述的延迟锁相回路方块图；图4是根据本专利技术的一个实施例所述的仿真器电路图。主要组件符号说明11 内存控制器；100 内存装置；101 内存数组；102 控制逻辑；103 同步信号产生电路；104 驱动器；105 选通信号产生器；106、108、110、117、234、236、238、240、306、308、310、312、Clk, CTRL、DN、DQS、E_Clk、Mode_Ctrl、ON、0ut_Clk、PD、Ref_Clk、RST, SEL, UP、/CAS、/RAS、/WE 信号；107 地址译码与记忆库控制逻辑；109、113、DATA 数据总线；115、ADDR 地址总线；201 指令译码器；202 模式缓存器；231 延迟锁相回路；232 仿真器；233 多任务器；301 相位侦测器；302 计数器控制逻辑；303 计数器； 304,401 可编程延迟线；402 缓存器；404、COUNT、R_C0UNT 计数值；DQ 数据位。具体实施例方式为使本专利技术的制造、操作方法、目标和优点能更明显易懂，下文特举几个较佳实施例，并配合附图作详细说明。实施例图I是根据本专利技术的一个实施例所述的内存装置的示意方块图。为了能清楚阐述本专利技术的概念，图I为简化的方块图，其特征在于仅绘出与专利技术相关的组件。然而，值得注意的是，本专利技术并不受限于图I所示的内容。内存装置100包括内存数组101、控制逻辑102、同步信号产生电路103、驱动器104、选通信号(strobe signal)产生器105以及地址译码与记忆库(memory bank)控制逻辑107。内存数组101用以储存数据。内存控制器11通过地址总线ADDR 115将地址信息提供至地址译码与记忆库控制逻辑107。地址译码与记忆库控制逻辑107包括至少一个地址译码逻辑、一个记忆库控制逻辑以及其它逻辑电路。地址译码与记忆库控制逻辑107用以译码接收到的地址信息，并根据译码过的地址提供多个控制信号CTRL 117至内存数组101。控制逻辑102用以控制内存数组101的读写操作。控制逻辑102还包括指令译码器201与模式缓存器202。指令译码器201用以对从内存控制器11接收到的多个信号进行译码。这些信号包括如图所示的至少一个写入致能(/WE)信号、一个栏地址选通信号(/CAS)以及一列地址选通信号(/RAS)。控制逻辑102产生多个模式控制信号(表不于图I中的Mode_Ctrl 106)。控制逻辑102将模式控制信号暂存本文档来自技高网...
【技术保护点】
【技术特征摘要】
2011.02.17 US 13/029,9491.一种同步信号产生电路，包含在内存装置中，所述同步信号产生电路包括 延迟锁相回路，用以根据计数值延迟参考时脉信号，以产生第一输出时脉信号，其特征在于所述计数值是根据所述第一输出时脉信号与所述参考时脉信号之间的相位差而产生的； 仿真器，耦接至所述延迟锁相回路，用以提供所述延迟锁相回路的功能，包括 可编程延迟线，用以接收所述参考时脉信号以及参考计数值，其特征在于所述参考时脉信号根据所述参考计数值被延迟，以产生第二输出时脉信号；以及 多任务器，用以接收所述第一输出时脉信号与所述第二输出时脉信号，并选择性地输出所述第一输出时脉信号或第二输出时脉信号， 其特征在于所述第一输出时脉信号在第一模式中被输出，并且所述第二输出时脉信号在第二模式中被输出。2.根据权利要求I所述的同步信号产生电路，其特征在于所述仿真器还包括缓存器，所述缓存器耦接至所述延迟锁相回路，用以储存所述延迟锁相回路的目前计数值作为所述参考计数值。3.根据权利要求2所述的同步信号产生电路，其特征在于所述延迟锁相回路的所述目前计数值响应进入自行更新模式指示信号而被更新至所述缓存器，并且所述进入自行更新模式指示信号指示出所述内存装置必须进入自行更新模式。4.根据权利要求2所述的同步信号产生电路，其特征在于所述迟锁相回路的所述目前计数值响应延迟锁相回路重置指示信号而被更新至所述缓存器，并且所述延迟锁相回路重置指示信号指示出所述延迟锁相回路必须被重置。5.根据权利要求I所述的同步信号产生电路，其特征在于所述可编程延迟线在所述第一模式中被禁能。6.根据权利要求I所述的同步信号产生电路，其特征在于所述第二模式为延迟锁相回路关闭模式。7.根据权利要求I所述的同步信号产生电路，其特征在于所述第二模式延迟锁相回路旁路模式。8.—种内存装置,...
【专利技术属性】
技术研发人员：农·努颜，费·特龙，约翰·范，
申请(专利权)人：南亚科技股份有限公司，
类型：发明
国别省市：
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