一种电路，包括：第一反相器，包括第一PMOS晶体管和第一NMOS晶体管；第二反相器，包括第二PMOS晶体管和第二NMOS晶体管；第一节点，连接至第一PMOS晶体管和第一NMOS晶体管的栅极以及第二PMOS晶体管和第二NMOS晶体管的漏极；第二节点，连接至第二PMOS晶体管的栅极和第二NMOS晶体管的栅极以及第一PMOS晶体管的漏极和第一NMOS晶体管的漏极；第一电容器，具有第一电容，连接至第一节点；以及第二电容器，具有第二电容，连接至第二节点，其中，第二电容大于第一电容。本发明专利技术还提出了一种非对称读出放大器设计。
【技术实现步骤摘要】
本专利技术涉及半导体领域，更具体地，本专利技术涉及一种非对称读出放大器设计。
技术介绍
读出放大器用于从存储器阵列中读取所存储的数据。存储器阵列中的存储数据可以被提供给连接至读出放大器的数据线。然后，读出放大器放大该数据。读出放大器包括单端放大器和差分读出放大器。在单端读出放大器中，例如，通过反相器直接放大从存储器阵列检索的数据。单端读出放大器要求从存储器阵列读取的信号具有高摆动并且对于小信号读出不可靠。此外，单端读出放大器的访问时间较长，并且单端读出放大器的读取容限较低。因此，尽管单端读出放大器通常具有要求小芯片面积的简单设计，但单端读出放大器的性能不是很令人满意。在差分读出放大器中，可能需要基准电压发生器来生成基准电压。还可能需要基准存储列来向基准电压发生器提供信号。从存储器阵列读取的数据可以被提供给差分读出放大器，该差分读出放大器接收数据和基准电压作为差分输入信号。通过基准电压和数据的电压电平来确定差分读出放大器的状态。通常，通过基准存储列的设计，差分读出放大器可以可靠地感测和放大数据。然而，基准存储列和基准电压发生器要求复杂的电路设计来确保基准电压是可靠的。因此，涉及到大量的芯片面积损失。
技术实现思路
为了解决现有技术中所存在的问题，根据本专利技术的一个方面，提供了一种电路，包括第一反相器，包括第一 PMOS晶体管和第一 NMOS晶体管；第二反相器，包括第二 PMOS晶体管和第二 NMOS晶体管；第一节点，连接至所述第一 PMOS晶体管的栅极和所述第一 NMOS晶体管的栅极以及所述第二PMOS晶体管的漏极和所述第二NMOS晶体管的漏极；第二节点，连接至所述第二 PMOS晶体管的栅极和所述第二 NMOS晶体管的栅极以及所述第一 PMOS晶体管的漏极和所述第一 NMOS晶体管的漏极；第一电容器，具有第一电容，连接至所述第一节点；以及第二电容器，具有第二电容，连接至所述第二节点，其中，所述第二电容大于所述第一电容。在该电路中，进一步包括电压源，被配置为向所述电压源的输出提供固定电压；存储器阵列；数据线，连接至所述存储器阵列的位线；第一数据输入晶体管，包括连接至所述电压源的输出的第一源极/漏极区域和连接至所述第一节点的第二源极/漏极区域；以及第二数据输入晶体管，包括连接至所述数据线的第一源极/漏极区域和连接至所述第二节点的第二源极/漏极区域。 在该电路中，所述固定电压是逻辑高电压，并且其中，所述第一电容器连接在所述第一节点和VSS节点之间，所述第二电容器连接在所述第二节点和所述VSS节点之间。在该电路中，所述固定电压是逻辑低电压，并且其中，所述第一电容器连接在所述第一节点和VDD节点之间，所述第二电容器连接在所述第二节点和所述VDD节点之间。在该电路中，所述第二电容与所述第一电容的比率大于约1.5。在该电路中，所述第一电容器和所述第二电容器由作为电容器极板的金属线形成，所述金属线在包括所述电路的相应芯片的金属层中。在该电路中，所述第一电容器和所述第二电容器由MOS晶体管形成，所述MOS晶体管的源极区域连接至相应MOS晶体管的漏极区域。根据本专利技术的另一方面，提供了一种电路，包括存储器阵列；数据线，被配置为接收来自所述存储器阵列的位线的信号；数据锁存器；第一节点和第二节点，其中，所述第一节点和所述第二节点是所述数据锁存器的互补节点；第一电容器，具有第一电容，连接至所述第一节点；第二电容器，具有第二电容，连接至所述第二节点，其中，所述第二电容大于所述第一电容；电压源，被配置为将固定电压提供给所述电压源的输出；第一数据输入晶体管，包括连接至所述电压源的输出的第一源极/漏极区域和连接至所述第一节点的第二源极/漏极区域；以及第二数据输入晶体管，包括连接至所述数据线的第一源极/漏极区域和连接至所述第二节点的第二源极/漏极区域。在该电路中，所述数据锁存器包括第一反相器和第二反相器，所述第一节点连接至所述第二反相器中的晶体管的栅极，所述第二节点连接至所述第一反相器中的晶体管的栅极。在该电路中，进一步包括第一预充电MOS晶体管，包括连接至所述第一节点的漏极和连接至电源节点的源极；第二预充电MOS晶体管，包括连接至所述第二节点的漏极和连接至所述电源节点的源极，所述电源节点处于基本等于所述固定电压的电压；以及第三预充电MOS晶体管，包括连接至所述第一节点的漏极和连接至所述第二节点的源极。在该电路中，所述固定电压是VDD电压，并且其中，所述第一电容器连接在所述第一节点和VSS节点之间，所述第二电容器连接在所述第二节点和所述VSS节点之间。在该电路中，所述固定电压是VSS电压，并且其中，所述第一电容器连接在所述第一节点和VDD节点之间，所述第二电容器连接在所述第二节点和所述VDD节点之间。在该电路中，所述第二电容与所述第一电容的比率大于约1.5。在该电路中，所述第一电容器和所述第二电容器由作为电容器极板的金属线形成。在该电路中，所述第一电容器和所述第二电容器由MOS晶体管形成，所述MOS晶体管的源极区域连接至相应MOS晶体管的漏极区域。根据本专利技术的又一方面，提供了一种方法，所述方法包括将读出放大器的第一节点和第二节点预充电到相同电压，其中，所述第一节点通过第一电容器连接至电源节点，所述第二节点通过第二电容器连接至所述电源节点，并且其中，所述第一电容器的第一电容小于所述第二电容器的第二电容；将来自存储器的位线的电压接收到数据线中；在接收所述电压的步骤之后，导通第一晶体管以将固定电压接收到所述读出放大器中，其中，所述固定电压连接至所述读出放大器中的所述第一节点；以及在执行导通所述第一晶体管的步骤的时刻，第二晶体管同时导通以将电压接收到所述读出放大器中，其中，所述电压被接收到所述第二节点。 在该电路中，所述固定电压是基本等于所述相同电压的逻辑高电压，并且其中，所述方法进一步包括在导通所述第一晶体管和所述第二晶体管的步骤之后，对所述第一节点和所述第二节点进行放电直到所述读出放大器进入稳定状态。在该电路中，所述固定电压是基本等于所述相同电压的逻辑低电压，并且其中，所述方法进一步包括在导通所述第一晶体管和所述第二晶体管的步骤之后，对所述第一节点和所述第二节点进行充电直到所述读出放大器进入稳定状态。在该电路中，所述第二电容与所述第一电容的比率大于约1.5。在该电路中，所述第一电容器和所述第二电容器包括MOS晶体管，所述MOS晶体管的源极区域连接至相应MOS晶体管的漏极区域。附图说明为了更完整地理解实施例及其优点，现在附图进行以下描述，其中图I示出了根据实施例的非对称读出放大器的电路图，其中，固定逻辑高电压被用作非对称读出放大器的一个输入；图2示出了根据可选实施例的非对称读出放大器的电路图，其中，固定逻辑低电压被用作非对称读出放大器的一个输入；以及图3和图4是非对称读出放大器中电容器的实现的横截面图。具体实施例方式以下详细讨论本公开实施例的制造和使用。然而，应该理解，实施例提供了许多可以在各种特定环境中具体化的可应用专利技术概念。所讨论的特定实施例仅仅是示例性的，并不用于限制本公开的范围。根据实施例提供了非对称读出放大器及其形成方法。然后讨论实施例的变化和操作。在各种示图和所示实施例中，类似的参考标号用于表示类似的元件。图I示出了根据实施例的非对本文档来自技高网...
【技术保护点】
【技术特征摘要】
2011.02.18 US 13/030,7221.一种电路,包括 第一反相器，包括第一 PMOS晶体管和第一 NMOS晶体管； 第二反相器，包括第二 PMOS晶体管和第二 NMOS晶体管； 第一节点，连接至所述第一 PMOS晶体管的栅极和所述第一 NMOS晶体管的栅极以及所述第二 PMOS晶体管的漏极和所述第二 NMOS晶体管的漏极； 第二节点，连接至所述第二 PMOS晶体管的栅极和所述第二 NMOS晶体管的栅极以及所述第一 PMOS晶体管的漏极和所述第一 NMOS晶体管的漏极； 第一电容器，具有第一电容，连接至所述第一节点；以及 第二电容器，具有第二电容，连接至所述第二节点，其中，所述第二电容大于所述第一电容。2.根据权利要求I所述的电路，进一步包括 电压源，被配置为向所述电压源的输出提供固定电压； 存储器阵列； 数据线，连接至所述存储器阵列的位线； 第一数据输入晶体管，包括连接至所述电压源的输出的第一源极/漏极区域和连接至所述第一节点的第二源极/漏极区域；以及 第二数据输入晶体管，包括连接至所述数据线的第一源极/漏极区域和连接至所述第二节点的第二源极/漏极区域。3.根据权利要求2所述的电路，其中，所述固定电压是逻辑高电压，并且其中，所述第一电容器连接在所述第一节点和VSS节点之间，所述第二电容器连接在所述第二节点和所述VSS节点之间，或者 其中，所述固定电压是逻辑低电压，并且其中，所述第一电容器连接在所述第一节点和VDD节点之间，所述第二电容器连接在所述第二节点和所述VDD节点之间。4.根据权利要求I所述的电路，其中，所述第二电容与所述第一电容的比率大于约I.5,或者 其中，所述第一电容器和所述第二电容器由作为电容器极板的金属线形成，所述金属线在包括所述电路的相应芯片的金属层中，或者 其中，所述第一电容器和所述第二电容器由MOS晶体管形成，所述MOS晶体管的源极区域连接至相应MOS晶体管的漏极区域。5.—种电路,包括 存储器阵列； 数据线，被配置为接收来自所述存储器阵列的位线的信号； 数据锁存器； 第一节点和第二节点，其中，所述第一节点和所述第二节点是所述数据锁存器的互补节点； 第一电容器，具有第一电容，连接至所述第一节点； 第二电容器，具有第二电容，连接至所述第二节点，其中，所述第二电容大于所述第一电容； 电压源，被配置为将固定电压提供给所述电压源的输出；第一数据输入晶体管，包括连接至所述电压源的输出的第一源极/漏极区域和连接至所述第一节点的第二源极/漏极区域；以及 第二数据输入晶体管，包括连接至所述数据线的第一源极/漏极区域和连接至所述第二节点的第二源...
【专利技术属性】
技术研发人员：吴经纬，陈冠廷，李政宏，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
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