MOS器件的建模方法技术

本发明专利技术提供一种MOS器件的建模方法，包括：建立定义与STI相关的尺寸的一组参数，其中至少一个参数定义了STI的宽度或者栅宽方向上到STI的距离；建立所述一组参数对阈值电压和迁移率的影响的解析模型，所述解析模型包含待确定的系数；对使用特定工艺制作的不同尺寸的MOS器件进行特性测试，获得测试数据；根据所述测试数据确定所述解析模型的系数。采用本发明专利技术提供的模拟器件的方法，所得到的模拟特性数值与器件的实测数值更加接近，准确性更高。

【技术实现步骤摘要】

本专利技术涉及半导体器件的特性仿真领域，具体地说涉及一种MOS器件的建模方法。
技术介绍
随着集成电路设计的复杂度越来越高，尺寸越来越小，隔离技术在集成电路制造中的作用越来越重要。CMOS工艺下的隔离技术主要包括介质材料隔离和反向PN结隔离等。其中，介质材料隔离在消除寄生晶体管，降低工作电容，以及抑制MOS管的闩锁效应等方面均有出色表现。在3 μ m O. 35 μ m的工艺中，局部氧化(Local Oxidation of Silicon, LOCOS)工艺被广泛使用，但是这种工艺有着自身的缺陷(1)鸟嘴(Bird’s Beak)结构使场二氧化硅侵入有源区；(2)场氧注入在高温过程中发生再分布，引起有源器件的窄宽度效应(Narrow Width Effect) ； (3)场二氧化娃在窄隔离区变薄；(4)不平坦的表面形状。这些缺陷在进入到0. 18μπι及以下工艺节点时候显得尤为突出，L0C0S工艺已经不可用。因此，随着器件由深亚微米向纳米发展，浅沟槽隔离(Shallow Trench Isolation, STI)技术已经替代L0C0S技术成为主流的隔离技术。与L0C0S技术相比，STI技术具有完全无鸟嘴，完全平坦化，良好的抗闩锁等优点，而且STI技术可以回避高温工艺，减小了结间距和结电容，保证了有源区的面积，提高了集成度。随着器件有源区面积的减小，STI应力对器件性能的影响将不可忽略，器件的性能与器件有源区的面积以及器件在有源区的位置强烈相关，它不仅对器件阈值电压产生影响，对器件的载流子迁移率也将产生影响。在加州大学伯克利分校开发的BSIMS0I4直流模型中，考虑了栅在X方向(沟道长度方向)到STI边界的距离(SA和SB)对器件阈值电压以及迁移率的影响。其中，SA是指栅在源的方向距离STI边界的距离；SB是指栅在漏的方向距离STI边界的距离。传统的STI应力提参建模都是通过改变SA和SB的值，来测试其对器件性能的影响，进而提取相关参数。目前需要一种能够考虑到STI宽度以及器件在Y方向(沟道宽度的方向)的应力对器件性能的影响，并提取相应参数，对包含STI应力影响的MOS器件进行模拟的方法。
技术实现思路
本专利技术提供一种MOS器件的建模方法，用于提高建模的准确性，使根据模型所得到的模拟数值与器件的实测值更加接近。根据本专利技术的一个方面，提供一种MOS器件的建模方法，包括以下步骤a)建立定义与STI相关的尺寸的一组参数，其中至少一个参数定义了 STI的宽度或者栅宽方向上到STI的距离；b)建立所述一组参数对阈值电压和迁移率的影响的解析模型，所述解析模型包含待确定的系数；c)对使用特定工艺制作的不同尺寸的MOS器件进行特性测试，获得测试数据；d)根据所述测试数据确定所述解析模型的系数。本专利技术提供的MOS器件的建模方法，通过对具有不同尺寸的MOS器件进行特性测试，获得测试数据；并将测试数据以及MOS器件的尺寸数值代入预设特性模型中，求得预设特性模型的系数。其中，MOS器件的尺寸包括源/漏区得长度，STI的尺寸以及栅极与STI的距离等；将系数代入预设特性模型，生成特性模型。本专利技术生成的特性模型可以用于模拟包含STI应カ影响的MOS器件，用本专利技术提供的特性模型进行器件模拟，所获得的器件输出特性以及转移特性与器件实测值更为接近，更为准确，因此可以使用本专利技术提供的方法进行各种MOS器件的特性模拟，并对其中的參数进行相应调整，已获得可靠性更高的MOS器件。附图说明通过阅读參照以下附图所作的对非限制性实施例所作的详细描述，本专利技术的其它特征、目的和优点将会变得更明显 图I为根据本专利技术的ー种MOS器件的建模方法的ー种具体实施方式的流程示意图；图2 图5为根据本专利技术的方法的ー个具体实施方式中的不同尺寸的MOS器件的结构示意图。附图中相同或相似的附图标记代表相同或相似的部件。具体实施例方式为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的实施例作详细描述。下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过參考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同例子中重复參考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此夕卜，本专利技术提供了的各种特定的エ艺和材料的例子，但是本领域普通技术人员可以意识到其他エ艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。应当注意，在附图中所图示的部件不一定按比例绘制。本专利技术省略了对公知组件和处理技术及エ艺的描述以避免不必要地限制本专利技术。本专利技术通过在阈值电压模型和迁移率模型中包含体现了 STI宽度以及器件在Y方向(沟道宽度的方向)的应カ对器件性能的影响的项，来模拟MOS器件的特性，从而可以提高器件模拟的精度。本专利技术可以适用的MOS器件包括但不限于S0Iエ艺下的H型栅器件、条形栅或BTS。下面以O. 13 μ m SOIエ艺下的H型栅器件为例。请參考图1，图I是根据本专利技术的一个实施方式的提取模型參数的方法的流程图，该方法包括步骤S101，建立定义与STI相关的尺寸的ー组參数，其中至少ー个參数定义了 STI的宽度或者栅宽方向上到STI的距离。以 图2所示的H型栅器件为例。SOI衬底100通常至少具有三层结构，分别是硅层、硅层之上的BOX层，以及覆盖在BOX层之上的SOI层。其中，所述BOX层的材料通常选用SiO2 ；S0I层的材料是单晶硅、Ge或III-V族化合物(如SiC、神化镓、神化铟或磷化铟等)。源/漏区可以通过向SOI衬底100中注入P型或N型掺杂物或杂质而形成，例如，对于PMOS来说，源/漏区可以是P型掺杂的，对于NMOS来说，源/漏区可以是N型掺杂的。源/漏区可以由包括光刻、离子注入、扩散和/或其他合适エ艺的方法形成。STI 200用于将上述SOI层分割为独立的区域，用于后续加工形成晶体管结构所用。STI 200的材料是绝缘材料，例如可以选用Si02、Si3N4或其组合，STI200的宽度可以视半导体结构的设计需求決定。栅极300可以是由功函数金属栅层和金属导体层组成的金属栅极；或者是多晶硅形成的。如图2所示，建立的定义与STI相关的尺寸的一组參数可以如下SA，指“H”型栅在源区方向距离STI的距离；SB，指“H”型栅在漏区方向距离STI的距离；STIW_A，指与源区相接触的STI的长度(X方向)；STIW_B，指与漏区相接触的STI的长度(X方向)；SA_y，指“H”型栅距离上方STI的距离；SB_y，指“H”型栅距离下方STI的距离；STIW_A_y，指栅极300上方的STI的宽度(Y方向);STIW_B_y，指栅极300下方的STI的宽度(本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种MOS器件的建模方法,包括 a)建立定义与STI相关的尺寸的一组参数，其中至少一个参数定义了STI的宽度或者栅宽方向上到STI的距离； b)建立所述一组参数对阈值电压和迁移率的影响的解析模型，所述解析模型包含待确定的系数； c)对使用特定工艺制作的不同尺寸的MOS器件进行特性测试，获得测试数据； d)根据所述测试数据确定所述解析模型的系数。2.根据权利要求I所述的方法，其中所述MOS器件包括S0I工艺下的H型栅器件、条形栅或BTS。3.根据权利要求2所述的方法，其中对于SOI工艺下的H型栅器件，所述一组参数包括H型栅在源区方向距离STI的距离SA ;H型栅在漏区方向距离STI的距离SB ;与源区相接触的STI的长度STIW_A ;与漏区相接触的STI的长度STIW_B ;H型栅距离上方STI的距离SA_y ；H型栅距离下方STI的距离SB_y ；H型栅上方的STI的宽度STIW_A_y ；H型栅下方的STI的宽度STIW_B_y。4.根据权利要求3所述的方法，其中通过以下公式对阈值电...

【专利技术属性】
技术研发人员：卜建辉，毕津顺，梅博，罗家俊，韩郑生，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：