非易失性半导体存储装置具有：用于对存储单元MC的漏极侧进行共通连接的第一位线LBL；用于对存储单元晶体管MT的控制栅进行共通连接的字线WL；用于对第二位线MBL的电位进行控制的列译码器12；用于对字线的电位进行控制的行译码器14；第一晶体管SST，设在第一位线和第二位线之间，源极与第一位线连接，漏极经由第二位线与列译码器连接；用于对第一晶体管的栅极的电位进行控制的第一控制部23。存储单元形成在第一阱26上，第一晶体管形成在与第一阱电性分离的第二阱74PS上，第一晶体管的栅绝缘膜的膜厚度，比设在行译码器内的与字线连接的第二晶体管的栅绝缘膜的膜厚度薄。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及。
技术介绍
近年来，提出了具有存储单元的非易失性半导体存储装置，该存储单元具有选择晶体管(select transistor)和存储单兀晶体管(memory cell transistor)。在这样的非易失性半导体存储装置中，通过列译码器、行译码器来适当选择位线、字线、源线等，由此选择存储单元，针对所选择的存储单元进行信息的读取、写入、删除等。
技术介绍
如下所述。现有技术文献专利文献专利文献I JP特开2000-235797号公报专利文献2 JP特开2005-268621号公报专利文献3 JP特开2004-228396号公报
技术实现思路
专利技术要解决的问题然而，在提出的非易失性半导体存储装置中，有时未必能够实现足够快的动作速度。本专利技术的目的在于，提供一种动作速度快的。用于解决问题的手段根据实施方式的一个观点，提供I. 一种非易失性半导体存储装置，其特征在于，具有存储单元阵列，由具有存储单元晶体管的多个存储单元排列为矩阵状而成；多个第一位线，对存在于同一列的多个所述存储单元的漏极侧进行共通连接；多个字线，对存在于同一行的多个所述存储单元晶体管的控制栅进行共通连接；列译码器，与多个第二位线相连接，用于控制所述多个第二位线的电位；行译码器，与所述多个字线相连接，用于控制所述多个字线的电位；多个第一晶体管，分别设在所述第一位线和所述第二位线之间，所述第一晶体管的源极与所述第一位线电连接，所述第一晶体管的漏极经由所述第二位线而与所述列译码器电连接；第一控制部，控制所述多个第一晶体管的栅极的电位。所述存储单元晶体管，形成在第一阱上；所述第一晶体管，形成在与所述第一阱电性分离的第二阱上；还具有第一电压施加部，对所述第一阱施加电压；第二电压施加部，对所述第二阱施加电压；所述第一晶体管的栅绝缘膜的膜厚度，比第二晶体管的栅绝缘膜的膜厚度薄，所述第二晶体管设在所述行译码器内并且与所述字线相连接。根据实施方式的其它观点，提供一种非易失性半导体存储装置的删除方法，该非易失性半导体存储装置具有存储单元阵列，由具有存储单元晶体管的多个存储单元排列、为矩阵状而成；多个第一位线，对存在于同一列的多个所述存储单元的漏极侧进行共通连接；多个字线，对存在于同一行的多个所述存储单元晶体管的控制栅进行共通连接；列译码器，与多个第二位线相连接，用于控制所述多个第二位线的电位；行译码器，与所述多个字线相连接，用于控制所述多个字线的电位；多个第一晶体管，分别设在所述第一位线和所述第二位线之间，所述第一晶体管的源极与所述第一位线电连接，所述第一晶体管的漏极经由所述第二位线而与所述列译码器电连接；第一控制部，控制所述多个第一晶体管的栅极的电位。所述存储单元晶体管，形成在第一阱上；所述第一晶体管，形成在与所述第一阱电性分离的第二阱上；所述第一晶体管的栅绝缘膜的膜厚度，比第二晶体管的栅绝缘膜的膜厚度薄，所述第二晶体管设在所述行译码器内并且与所述字线相连接。所述的非易失性半导体存储装置的删除方法的特征在于，将所述第一阱设定为第一电位，将所述第一晶体管的栅电极设定为比所述第一电位低的第二电位或悬浮电位，将所述第二阱设定为比所述第一电位低的第三电位，同时删除已写入所述存储单元的信息。专利技术的効果 通过公开的，使第一阱和第二阱电性分离，在第二阱上形成第一晶体管。因此，在对已写入存储单元晶体管中的信息进行删除时，能够将与对第一阱施加的电压不同的电压施加在第二阱上。因此，在删除信息时，即使在对第一阱施加了比较大的电压的情况下，也能够使对第一晶体管施加的电压比较小。因此，在使用低电压晶体管作为第一晶体管的情况下，在删除时也能够防止第一晶体管区中产生破坏。由与能够使用低电压晶体管来作为第一晶体管，因此，在对已写入存储单元晶体管的信息进行读取时，能够得到充分大的读取电流。因此，能够对已写入存储单元晶体管的信息进行高速判断，进而，能够对已写入存储单元晶体管MT的信息进行高速读取。附图说明图I是表示第一实施方式的非易失性半导体存储装置的电路图。图2是第一实施方式的非易失性半导体存储装置的剖面图。图3是表示第一实施方式的非易失性半导体存储装置的存储单元阵列的俯视图。图4是图3的A-A’剖面图。图5是图3的B-B’剖面图。图6是表示第一实施方式的非易失性半导体存储装置的各结构要素所使用的晶体管的种类、晶体管的耐压性(击穿电压)以及晶体管的栅绝缘膜的膜厚的图。图7是表示第一实施方式的非易失性半导体存储装置的读取方法、写入方法以及删除方法的图。图8是表示第一实施方式的非易失性半导体存储装置的删除方法的时序图。图9是表示第一实施方式的非易失性半导体存储装置的删除方法的剖面图。图10是表示第一实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其一)。图11是表示第一实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其二)。图12是表示第一实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其三)。图13是表示第一实施方式的非易失性半导体存储装置的制造方法的エ序剖面图(其四)。图14是表示第一实施方式的非易失性半导体存储装置的制造方法的エ序剖面图(其五)。图15是表示第一实施方式的非易失性半导体存储装置的制造方法的エ序剖面图(其六)。图16是表示第一实施方式的非易失性半导体存储装置的制造方法的エ序剖面图(其七)。图17是表示第一实施方式的非易失性半导体存储装置的制造方法的エ序剖面图(其八)。图18是表示第一实施方式的非易失性半导体存储装置的制造方法的エ序剖面图(其九)。图19是表示第一实施方式的非易失性半导体存储装置的制造方法的エ序剖面图(其十)。图20是表示第一实施方式的非易失性半导体存储装置的制造方法的エ序剖面图(其 i^ 一 )。图21是表示第一实施方式的非易失性半导体存储装置的制造方法的エ序剖面图(其十二)。图22是表示第一实施方式的非易失性半导体存储装置的制造方法的エ序剖面图(其十三)。图23是表示第一实施方式的非易失性半导体存储装置的制造方法的エ序剖面图(其十四)。图24是表示第一实施方式的非易失性半导体存储装置的制造方法的エ序剖面图(其十五)。图25是表示第一实施方式的非易失性半导体存储装置的制造方法的エ序剖面图(其十六)。图26是表示第一实施方式的变形例的非易失性半导体存储装置的剖面图。图27是表示第二实施方式的非易失性半导体存储装置的电路图。图28是第二实施方式的非易失性半导体存储装置的剖面图。图29是表示第二实施方式的非易失性半导体存储装置的存储单元阵列的俯视图。图30是图29的C-C ’剖面图。图31是图29的D-D’剖面图。 图32是图29的E-E’剖面图。图33是第二实施方式的非易失性半导体存储装置的各结构要素所使用的晶体管的种类、晶体管的耐压性以及晶体管的栅绝缘膜的膜厚的图。图34是表示第二实施方式的非易失性半导体存储装置的读取方法、写入方法以及删除方法的图。图35是表示第二实施方式的非易失性半导体存储装置的删除方法的时序图。图36是表示第二实施方式的非易失性半导体存储装置的删除方法的剖面图。图37是表示第二实施方式的非易失性半导体存储装置的制造方法的工序剖面图(其一)。图38是表示第二实施方式的非易失性半导体存储装置的制造方法的本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】
【专利技术属性】
技术研发人员：鸟井智史，
申请(专利权)人：富士通半导体股份有限公司，
类型：发明
国别省市：
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