用于在相同芯片上形成具有多个掺杂的鳍片场效晶体管的方法及结构技术

一种用于制造集成电路的特征的方法包括：在半导体器件的表面上构图第一半导体结构，以及在所述第一半导体结构的相对侧上外延生长半导体材料以形成鳍片。将第一倾斜离子注入施加于所述第一半导体结构的一侧以掺杂所述一侧上的各鳍片。选择性地去除所述第一半导体结构以暴露所述鳍片。使用所述鳍片形成鳍片场效晶体管。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体制造，且更具体而言，涉及用于在无临界掩模步骤或结构的情况下形成鳍片FET的多个掺杂区域的结构及方法
技术介绍
鳍片场效晶体管(鳍片FET)作为用于互补金属氧化物半导体(CMOS)技术的连续缩放的未来器件选择中的一员而已被广泛研究。大多数CMOS应用需要相同芯片上的各种类型的器件。举例而言，微处理器芯片通常包括具有各种阈值电压(Vt)(例如，高Vt、正常Vt及低Vt)的n型和p型(nFET和pFET)器件两者。具有不同Vt的鳍片FET在鳍片部分中需要不同掺杂。用于形成具有不同鳍片掺杂的鳍片FET的现有技术方法复杂且昂贵，因为该等现有技术方法需要用于形成鳍片和掩蔽一些鳍片同时掺杂其它鳍片的多个临界光刻步骤。大体上，这些方法需要掩蔽半导体晶片的一部分，执行掺杂技术或其它工艺，去除掩模，在晶片的另一部分上形成新掩模，后续接着执行不同掺杂技术或其它工艺以及去除该新掩模。必须准确地执行该掩蔽和掺杂工艺以确保器件的适宜操作。此情形导致可观的时间和成本。
技术实现思路
一种用于制造集成电路的特征的方法包括在半导体器件的表面上构图第一半导体结构，以及在该第一半导体结构的相对侧上外延生长半导体材料以形成鳍片。将第一倾斜离子注入施加于该第一半导体结构的一侧以掺杂该一侧上的各鳍片。选择性地去除该第一半导体结构以暴露该鳍片。使用该鳍片形成鳍片场效晶体管。一种用于制造集成电路的特征的方法包括在半导体衬底的表面上构图芯轴(mandrel);在该芯轴的周边周围形成间隔物；施加第一倾斜离子注入以引入第一掺杂，以便该间隔物和该芯轴形成阻挡掩模以将该第一掺杂导引至该阻挡掩模的一侧上的下伏半导体层中；在与该第一倾斜离子注入相反的方向上施加第二倾斜离子注入以引入第二掺杂，以便该阻挡掩模将该第二掺杂导引至该阻挡掩模的相对侧上的该下伏半导体层中；相对于该间隔物选择性地去除该芯轴；使用该间隔物作为蚀刻掩模来构图该下伏半导体层以形成具有第一掺杂的鳍片和具有第二掺杂的鳍片；将具有该第一掺杂的鳍片和具有该第二掺杂的鳍片退火；以及使用该鳍片形成鳍片场效晶体管。此等及其它特征及优点将通过本专利技术的说明性实施例的以下详细描述而变得显而易见，此详细描述将结合附图加以阅读。附图说明本公开将参考下列附图在下列优选实施例的描述中提供细节，其中图I为绝缘体上半导体衬底的透视图，该衬底具有形成于其上的衬垫层；图2为图I中的器件的透视图，其示出构图的衬垫层和半导体层；图3为图2中的器件的透视图，其示出通过处理工艺而转化的半导体层；图4为图3中的器件的透视图，其示出半导体层的侧壁上的外延生长的半导体鳍片;图5为图4中的器件的透视图，该器件经受对半导体层的侧壁上的鳍片中的一个的第一倾斜离子注入；图6为图5中的器件的透视图，该器件经受对半导体层的侧壁上的鳍片中的另一个的第二倾斜离子注入；图7为在已去除衬垫层和半导体层之后的图6中的器件的透视图；图8为图7中的器件的透视图，其示出栅极电介质与栅极导体的一小部分以维持下伏鳍片的可见性并示出鳍片FET的形成；图9为绝缘体上半导体衬底的横截面图，该衬底具有形成于其上的衬垫层、芯轴以及间隔物；图10为图9中的器件的横截面图，该器件经受第一倾斜离子注入；图11为图10中的器件的横截面图，该器件经受第二倾斜离子注入；图12为在已去除芯轴且已使用间隔物作为掩模蚀刻半导体层之后的图11中的器件的横截面图；图13为在用于形成鳍片FET的鳍片退火之后的图12中的器件的横截面图；图14为示出用于形成具有在相同芯片上的不同场效晶体管的半导体器件的示例性方法的框图；以及图15为示出用于形成具有在相同芯片上的不同场效晶体管的半导体器件的另一示例性方法的框图。具体实施例方式根据本专利技术的原理，提供一种用于在相同芯片上形成具有不同鳍片掺杂的鳍片FET的方法及结构。在说明性实施例中，通过外延生长在牺牲性芯轴(例如，多孔硅或SiGe)的侧壁上形成鳍片。通过第一倾斜离子注入来掺杂牺牲性芯轴的第一侧上的鳍片，且通过第二离子注入来不同地掺杂牺牲性芯轴的第二侧上的鳍片。在另一实施例中，通过第一倾斜离子注入来掺杂牺牲性芯轴的第一侧上的鳍片，且牺牲性芯轴的第二侧上的鳍片保持未掺杂。不同地掺杂第一鳍片和第二鳍片以基于极性、阈值电压或其两者形成两个或更多不同器件。应理解，将根据给定的说明性架构来描述本专利技术；然而，可在本专利技术的范围内变化其它架构、结构、衬底材料及工艺特征及步骤。该结构和工艺步骤优选为用于集成电路芯片的设计的一部分。芯片设计可以图形计算机编程序语言形成，且储存于计算机储存媒介质(诸如，磁盘、磁带、物理硬盘驱动器或诸如在储存存取网络中的虚拟硬盘驱动器)中。若设计者不制造芯片或不制造用以制造芯片的光刻掩模，则设计者可通过物理装置(例如，通过提供储存设计的储存介质的复本)或以电子方式(例如，经由因特网)将所得设计直接或间接地传输至该等实体。接着将储存的设计转换为适当格式(例如，⑶SII)以用于制造光刻掩模，该等光刻掩模通常包括待形成于晶片上的关注的芯片设计的多个复本。该等光刻掩模用以限定待蚀刻或另外处理的晶片的区域(和/或其上的层)。如本文中所描述的方法可用于制造集成电路芯片。产生的集成电路芯片可由制造商以原始晶片形式(即，作为具有多个未封装芯片的单一晶片)、作为裸管芯、或以封装形式发布。在以封装形式发布的状况下，芯片安装于单芯片封装(诸如，塑料载体，其具有附着至主板或其它较高阶载体的引线)中或多芯片封装(诸如，具有任一或两个表面互连或掩埋互连的陶瓷载体)中。在任一状况下，接着将该芯片与其它芯片、分立电路组件，和/或其它信号处理器件整合，作为(a)中间产品(诸如，主板)或(b)最终产品的一部分。该最终产品可为包括集成电路芯片的任何产品，范围遍及自玩具及其它低端应用至具有显示器、键盘或其它输入器件及中央处理器的高级计算机产品。现参附图,其中相同标号表示相同或类似元件,且最初参看图I,示出具有形成于其上的盖或衬垫层或介电衬里18的绝缘体上半导体衬底(SOI) 10。SOI衬底10可包括具有绝缘层(例如，掩埋氧化物(BOX)层)14的硅基础层12和氧化物上硅层16。应理解，衬底10可包括任何合适材料且不限于SOI。举例而言，衬底10可为SOI或块体衬底，该SOI或块体衬底可包括砷化镓、单晶硅、锗，或可应用本专利技术的原理的任何其它材料或材料的组合。在一些实施例中，衬底10进一步包含在预先工艺步骤中形成在半导体衬底上或半导体衬底中的其它特征或结构。介电衬里18可包括使得能够选择性地蚀刻下伏材料(例如，层16)的介电材料。在一个实施例中，层16为单晶硅且衬里18可包括氮化硅(氮化物)或氧化硅(氧化物)。衬里18沉积或热生长于层16上。参看图2，通过(例如)光刻构图工艺来构图衬里18。一旦构图衬里18，便可使用诸如反应性离子蚀刻的蚀刻工艺来去除层16的一部分。衬里18可充当蚀刻掩模以显现层16。衬里18的构图可包括同时构图诸如层16的下伏层。或者，可构图衬里18且接着将其用作掩模以蚀刻层16的材料。在此实例中，层16包括娃。层16形成芯轴20。参看图3，将芯轴20转化为晶种材料22以促进芯轴20的侧壁上的外延生长，例如，通过公知工艺(例如，掺杂，后续接着阳极处理)将芯轴本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：Y·张，程慷果，B·多里斯，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：