CMOS器件的制作方法技术

本发明专利技术提供的CMOS器件的制作方法，包括：提供半导体结构，所述半导体结构包括半导体衬底以及形成于其上的NMOS晶体管与PMOS晶体管；在所述NMOS晶体管以及PMOS晶体管的表面形成应力层；刻蚀所述应力层，露出PMOS晶体管的多晶硅栅极；采用离子注入工艺将所述PMOS晶体管的栅极非晶化；去除所述应力层位于所述PMOS晶体管表面的部分；进行退火；去除剩余的应力层。本发明专利技术将PMOS晶体管的多晶硅栅极非晶化再重新结晶，从而向栅极底部的沟道区域提供压缩应力，具有应力效果较强，工艺简单的特点。

【技术实现步骤摘要】

本专利技术涉及半导体
，更具体地，本专利技术涉及一种采用了应力技术的CMOS器件的制作方法。
技术介绍
随着半导体技术的不断发展，集成电路集成化程度越来越高，器件的尺寸也不断减小。然而器件尺寸的不断减小导致器件的性能也受到很大的影响。例如，当沟道的长度缩小到50nm之下时，器件开始表现出短沟道效应，包括载流子迁移率下降、阈值电压增大以及漏感应势垒下降(DIBL)等问题。 为了减少由于尺寸缩小造成的问题，可以通过应力技术来改善沟道区的应力，从而提闻载流子的迁移率，提闻器件的性能。具体是通过使金属-氧化物-半导体场效应管(MOSFET)的沟道区产生双轴应变或者单轴应变，从而增加沟道区载流子的迁移速率，提高MOSFET的器件响应速度。具体的应变存储技术的原理是通过改变MOS管的栅极下沟道处的硅原子的间距，减小载流子通行所受到的阻碍，也就是相当于减小了电阻，因而半导体器件发热量和能耗都会降低，而运行速度则会得到提升。比如，对于η型MOSFET来说，增大栅极下沟道处的硅原子的间距，对于P型MOSFET来说，减小栅极下沟道处的硅原子的间距。在公开号为CN101330053A的中国专利中公开了一种采用了应力技术的CMOS器件的形成方法。图I至图8示出了所述CMOS器件的形成方法剖面示意图。如图I所示，首先提供半导体基底10，在半导体基底10上形成通过浅沟槽11绝缘隔离的NMOS晶体管NI以及PMOS晶体管N2，所述NMOS晶体管NI以及PMOS晶体管N2的栅极具有栅极侧壁。如图2所示，在所述NMOS晶体管NI以及PMOS晶体管N2的表面形成第一应力层101，所述第一应力层101的材质可以为SiN，可以通过热驱动化学气相沉积(TDCVD)或者等离子增强化学气相沉积(PECVD)形成。通过改变所述化学气相沉积的参数(例如反应气体4的含量)，可以调节所述第一应力层101的应力类型以及应力大小。假设所述第一应力层101的应力类型为拉伸应力时，上述拉伸应力作用于NMOS晶体管NI的沟道区域，将对NMOS晶体管NI产生有益影响。如图3所示，采用光刻工艺进行选择性刻蚀，去除第一应力层101位于PMOS晶体管N2表面的部分，而保留位于NMOS晶体管NI表面的部分。如图4所示,对上述形成的半导体结构进行尖峰退火(Spike anneal)。在所述尖峰退火过程中，由于第一应力层101仅位于NMOS晶体管NI的表面，因此所述第一应力层101的拉伸应力将被记忆至NMOS晶体管NI的沟道区域中，从而提高了 NMOS晶体管NI沟道区域的载流子迁移率。上述通过退火工艺将第一应力层101中的拉伸应力记忆至晶体管沟道区域的方法，即称之为应变记忆技术(Stress Memorization Techniques, SMT)。如图5所示，采用湿法刻蚀去除第一应力层101，然后在所述NMOS晶体管NI以及PMOS晶体管N2的表面形成第二应力层102，所述第二应力层102的材质也可以为SiN，可以通过热驱动化学气相沉积(TDCVD)或者等离子增强化学气相沉积(PECVD)形成。调节所述第二应力层102的应力类型以及应力大小，使得所述第二应力层102为压缩应力。上述压缩应力作用于PMOS晶体管N2的沟道区域，将对PMOS晶体管N2产生有益影响。如图6所示，采用光刻工艺进行选择性刻蚀，去除第二应力层102位于NMOS晶体管NI表面的部分，而保留位于PMOS晶体管N2表面的部分。由于退火工艺会使得应力层的压缩应力变小，因此通常不会对第二应力层102进行尖峰退火，即无法对PMOS晶体管进行应变记忆技术，仅能通过保留其表面区域的第二应力层102获得相应的压缩应力。如图7所示，在上述步骤形成的半导体结构表面形成刻蚀阻挡层103。所述刻蚀阻挡层103的材质也可以为SiN、SiON等，可以通过化学气相沉积形成。 如图8所示，在所述刻蚀阻挡层103的表面形成金属前介质层104。并在金属前介质层104中形成接触孔，制作引出源漏极或栅极的互连线。现有的具有应力技术的CMOS器件的制造工艺存在如下问题NM0S晶体管容易通过尖峰退火等应变记忆技术而将其表面应力层的拉伸应力作用于底部沟道区域中；但对PMOS晶体管而言，由于无法通过退火进行应变记忆，而仅能通过保留其表面的应力层获得相应的压缩应力，应力效果极其有限。现有技术也缺乏能够有效提高PMOS晶体管沟道区域中的压缩应力的方法。
技术实现思路
本专利技术解决的问题是提供一种CMOS器件及其制作方法，改善现有应力技术PMOS晶体管的应力不足问题。本专利技术提供的CMOS器件的制作方法，包括提供半导体结构，所述半导体结构包括半导体衬底以及形成于其上的NMOS晶体管与PMOS晶体管；在所述NMOS晶体管以及PMOS晶体管的表面形成应力层；刻蚀所述应力层，露出PMOS晶体管的多晶硅栅极；采用离子注入工艺将所述PMOS晶体管的栅极非晶化；去除所述应力层位于所述PMOS晶体管表面的部分；进行退火；去除剩余的应力层。作为一个可选方案，所述刻蚀应力层露出PMOS晶体管的栅极包括在所述应力层的表面形成光刻胶；图形化所述光刻胶，暴露出PMOS晶体管区域；采用等离子刻蚀工艺刻蚀所述应力层，直至露出PMOS晶体管的栅极。可选的，所述刻蚀应力层露出PMOS晶体管的栅极，采用的刻蚀气体为NF3。在退火前还包括采用灰化工艺去除光刻胶。作为另一个可选方案，所述刻蚀应力层露出PMOS晶体管的栅极包括在所述应力层的表面形成底部抗反射层；在所述底部抗反射层的表面形成光刻胶；图形化所述光刻胶，暴露出PMOS晶体管区域；采用第一步等离子刻蚀工艺刻蚀所述底部抗反射层，直至露出应力层；采用第二步等离子刻蚀工艺刻蚀所述应力层，直至露出PMOS晶体管的栅极。优选的，所述第一步等离子刻蚀工艺中，底部抗反射层对应力层的选择刻蚀比大于10。所述第二步等离子刻蚀工艺中，应力层对多晶硅栅极的选择刻蚀比大于10。 在在非晶化PMOS晶体管的栅极后，还包括采用等离子刻蚀工艺去除位于所述PMOS晶体管区域的底部抗反射层；在退火前还包括采用灰化工艺去除剩余的光刻胶以及底部抗反射层。可选的，所述应力层具有拉伸应力，应力大小为O. 5GPa I. 5GPa。所述应力层为氮化硅，采用化学气相沉积形成，厚度为200人 500A。可选的，所述离子注入工艺的注入离子为锗离子，注入深度大于等于栅电极高度的2/3且小于栅电极高度。优选的，栅电极高度为500A 1000A,所述离子注入工艺的参数为离子源为GeF4气体，注入能量10 50KeV。优选的，所述退火的参数为退火温度950°C 1100°C，退火时间I秒 2. 5秒。与现有技术相比，本专利技术具有以下优点采用离子注入工艺将PMOS晶体管的多晶硅栅极非晶化，再通过退火对非晶化的栅极重新结晶，从而向栅极底部的沟道区域提供较强的压缩应力；进一步的，上述退火步骤可以利用NMOS晶体管的应变记忆技术中所采用的退火工艺，从而简化工艺步骤。附图说明通过附图中所示的本专利技术的优选实施例的更具体说明，本专利技术的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本专利技术的主旨。在附图中为清楚起见，放大了层和区域的尺寸。本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：鲍宇，洪中山，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：