一种MOS器件制备方法，属于半导体制造技术领域，具体步骤包括：(1)提供一半导体衬底，以STI定义有源器件区域并进行阱区离子注入；(2)制备多晶硅栅及第一侧墙；(3)旋涂光刻胶并图形化暴露出需进行离子注入的区域；(4)进行源/漏区域的离子注入；(5)去除第一侧墙并进行LDD离子注入；(6)去除光刻胶，制备多晶硅栅第二侧墙。MOS器件源/漏区域的离子注入与LDD离子注入共用一块掩膜版、进行一次光刻完成，具有较低的工艺成本和更简单的工艺步骤，能够有效降低热载流子效应，并防止栅致漏极泄漏的发生，进一步保证MOS器件的稳定性和可靠性。
【技术实现步骤摘要】
本专利技术涉及集成电路中半导体器件的制备方法，具体涉及MOS器件中源/漏掺杂区的形成方法，属于半导体制造
技术介绍
根据摩尔定律和等比例缩小原则，随着半导体集成电路的规模越来越大，金属-氧化物-半导体场效应晶体管(MOSFET)的特征尺寸越来越小，现在已经缩小到亚微米和深亚微米的范围。为了与其它电路相容，电源电压并不能够随其器件尺寸按比例下降，因 此，器件的横向(沟道方向)和垂直方向(垂直沟道方向)的电场强度会明显增强。在强电场的作用下，载流子的能量会大大提高，使其平均能量大大超过热能量kT，即等效载流子温度Te将超过环境(晶格)温度Ta，这时的载流子称为热载流子。由于热载流子的存在，会产生一系列的热载流子效应，其中最重要的一个是热载流子注入(Hot-carrier injection,HCI)引起MOS器件性能的退化。对于亚微米器件，现有技术的半导体集成电路器件制造工艺中，为了实现对HCI可靠性的控制，公认的方法是采用轻掺杂漏(Lightly Doped Drain, LDD)结构来减弱靠近漏端的电场强度，利用减小LDD离子注入的剂量和增大LDD离子注入能量，获得较深LDD结，减小横向电场强度，从而减少HCI的发生概率，以提高MOS器件，特别是NMOS器件对HCI的可靠性。现有技术常规且简单的制备LDD结构的方法是在源/漏掺杂以及多晶硅侧墙形成之前，进行LDD轻掺杂离子注入。该方法需两块掩膜版、进行两次光刻分别完成LDD轻掺杂离子注入和源/漏区域的离子注入，具有较高的成本，且两次光刻过程易引入较多的工艺误差，对于小尺寸半导体器件的性能具有较大影响。
技术实现思路
本专利技术要解决的技术问题是提供一种MOS器件制备方法，仅适用一块掩膜版、一次光刻完成LDD离子注入和源/漏区域的离子注入，进一步减少HCI的发生概率，提高器件性能。为解决上述技术问题，本专利技术提供的MOS器件制备方法采用同一掩膜版实现源/漏区域的离子注入和LDD离子注入，其中，源/漏区域的离子注入先于LDD离子注入完成，源/漏区域的离子注入同时以多晶硅栅侧墙作为掩膜。进一步的，本专利技术提供的MOS器件制备方法包括以下步骤(I)提供一半导体衬底，以STI定义有源器件区域并进行阱区离子注入；(2)制备多晶硅栅及第一侧墙；(3)旋涂光刻胶，并图形化暴露出需进行离子注入的区域；(4)进行源/漏区域的离子注入；(5)去除第一侧墙，并进行LDD离子注入；(6)去除光刻胶，制备多晶硅栅第二侧墙。进一步的，第一侧墙包括第二氧化层、第二阻挡层和第三氧化层，步骤(2)具体包括以下步骤(201)依次沉积栅氧化层、多晶硅层，并刻蚀形成 多晶硅栅；(202)快速热氧化形成第一氧化层；(203)依次沉积第二氧化层、阻挡层；(204)形成多晶硅栅第一侧墙。进一步的，阻挡层为二氧化硅、氮化硅、碳化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构。进一步的，阻挡层的刻蚀速率远小于多晶硅栅第一侧墙的刻蚀速率。进一步的，第二氧化层厚度为100人 200A,阻挡层厚度为200A 400A。进一步的，阱区离子注入为第一半导体类型的离子注入；源/漏区域的离子注入为第二半导体类型的高浓度离子注入；LDD离子注入为第二半导体类型的轻掺杂离子注入。可选的，第一半导体类型为N型，第二半导体类型为P型。可选的，第一半导体类型为P型，第二半导体类型为N型。本专利技术的技术效果是，MOS器件源/漏区域的离子注入与LDD离子注入共用一块掩膜版、进行一次光刻完成，具有较低的工艺成本和更简单的工艺步骤，且不引入额外的高温退火等工艺，对多晶硅栅侧墙具有较低的敏感度，能够同时进行对源/漏区域的优化设计，与标准CMOS工艺及逻辑器件制备的源/漏掺杂区轮廓非常近似，能够有效降低热载流子效应(HCI),并防止栅致漏极泄漏(Gate-induced Drain Leakage, GIDL)的发生,进一步保证MOS器件的稳定性和可靠性。附图说明图I为本专利技术提供的MOS器件制备方法步骤流程图；图2为本专利技术提供的MOS器件制备方法步骤S2具体步骤流程图；图3 图11为本专利技术提供的MOS器件制备方法各步骤剖面结构示意图。具体实施例方式为使本专利技术的目的、技术方案和优点更加清楚，下面结合附图对本专利技术作进一步的详细描述。本具体实施方式提供的MOS器件制备方法采用同一掩膜版实现源/漏区域的离子注入和LDD离子注入，其中，源/漏区域的离子注入先于LDD离子注入完成，源/漏区域的离子注入同时以多晶硅栅侧墙作为掩膜。图I为本专利技术提供的MOS器件制备方法步骤流程图。如图I所示，本具体实施方式提供的MOS器件制备方法包括以下步骤步骤SI :提供一半导体衬底100，以STI 200定义有源器件区域并进行阱区101离子注入。该步骤中，半导体衬底100为硅衬底、SOI衬底或其他常用半导体衬底，该半导体衬底100为第一半导体类型掺杂或第二半导体类型掺杂。如图3所示，该半导体衬底100上具有第一半导体类型离子注入形成的阱区101，还具有STI前沟槽隔离200隔开的有源器件区域，用以制备MOS器件。步骤S2 :制备形成多晶硅栅120及第一侧墙220。图2为本具体实施方式中，步骤S2的具体步骤流程图。如图2所示,步骤S2进一步包括以下步骤步骤S201 :依次沉积栅氧化层110、多晶硅层120，并刻蚀形成多晶硅栅G。该步骤中，栅氧化层110的介质材料通常为二氧化硅或氮氧化硅，随着器件特征尺寸的进一步缩小，栅氧化层110的材料优选为氧化铪、氧化锆、氧化铝等高介电常数材料，以减小器件的漏电流。栅氧化层110的制备工艺可以为化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或热氧化等，其厚度通常为50A 200 A。该步骤中，多晶硅层120的沉积方法可以为化学气相沉积(CVD)、物理气相沉积(PVD)或等离子体增强型化学气相沉积(PECVD)等，为了获得较好的电学性能，通常在多晶硅材料中掺杂杂质粒子，如N型杂质P或P型杂质B，该过程与MOS器件有源区的离子注入同步实现。 该步骤中，如图4所示，根据器件设计依次刻蚀多晶硅层120和栅氧化层110，形成多晶硅栅G。其中，多晶硅层120和栅氧化层110的刻蚀工艺为本领域技术人员熟知的任何现有技术，例如采用旋涂工艺在多晶硅层120上形成光刻胶，然后采用曝光、显影工艺处理，去除设定区域上的光刻胶，形成光刻胶开口，最后以光刻胶为掩膜，依次刻蚀多晶硅层120和栅氧化层110，从而完成多晶硅栅G的制备。步骤S202 :快速热氧化形成第一氧化层111。该步骤中，如图5所示,快速热氧化(Rapid Thermal Oxide,RT0)在多晶娃栅120及半导体衬底100表面形成一层极薄的第一氧化层111。快速热氧化为干氧工艺，所生长的第一氧化层ill厚度极薄，通常只有几A或十几A,具有良好的击穿特性。步骤S203 :依次沉积第二氧化层112、阻挡层130。该步骤中，如图6所示，第二氧化层112制备工艺均可以为化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或热氧化等，其厚度通常为100人 200A;阻挡层130通常通过CVD、PECVD等方法沉积，用作后续工艺中取出多晶硅栅侧墙的刻蚀阻挡层，保本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：唐树澍，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：
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