一种存储器阵列，属于半导体技术领域，其包括若干存储器单元、位线以及与位线垂直的字线、第一/第二控制线。存储器阵列采用分栅式存储器单元，两个存储位单元共享使用同一个字线，从而可通过对字线，两个控制栅以及源漏极区域施加不同的工作电压实现对存储位单元的读取、编程和擦除，共享字线的结构使得分栅式闪存其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片面积，同时也可以避免过擦除的问题，且并不增加工艺难度。
【技术实现步骤摘要】
本专利技术涉及一种存储器阵列，具体涉及分栅式闪存结构组成的存储器阵列及其编程方法，属于半导体
技术介绍
闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中，闪存为一种非易变性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，而闪存为电可擦除且可编程的只读存储器的一种特殊结构。如今闪存已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。然而现有的闪存在迈向更高存储密度的时候，由于受到编程电压的限制，通过缩小器件尺寸来提高存储密度将会面临很大的挑战，因而研制高存储密度的闪存是闪存技术发展的重要推动力。传统的闪存在迈向更高存储密度的时候，由于受到结构的限制，实现器件的编程电压进一步减小将会面临着很大的挑战。一般而言，闪存为分栅结构或堆叠栅结构或两种结构的组合。分栅式闪存由于其特殊的结构，相比堆叠栅闪存在编程和擦除的时候都体现出其独特的性能优势，因此分栅式结构由于具有高的编程效率，字线的结构可以避免“过擦除”等优点，应用尤为广泛。但是由于分栅式闪存相对于堆叠栅闪存多了一个字线从而使得芯片的面积也会增加，为了把较高组装密度的存储器单元引进半导体存储器件，存储器件电路的设计布局也必须随之而采用越来越小的尺寸。为了解决由存储器单元的高密度组装所引起的各种问题，必须改进半导体存储器件的结构。目前已经提出很多尝试增加存储器单元密度的解决方案。例如在一欧洲专利(专利号0109853)申请中，描述了在有许多位线而这些位线被当做若干金属氧化物晶体管源极和漏极区域之半导体衬底上所形成的金属氧化物晶体管阵列。在位线上方形成与位线绝缘且垂直交叉之多个传导字线；每个传导字线被用作金属氧化物晶体管的栅极。因而在存储器阵列中的每一个晶体管均形成于具有两个位线和单一字线的区域中而与为每一位线所形成的位线有单一接点。为了减少危险和传导线之间的电容，在位线上产生一氧化场薄层以隔离位线和多晶硅线。此外，在相邻位线和相邻多晶硅线之间，一般需要一层厚的氧化场层以隔离存储器单元与其相邻单元，使他们之间的点耦合减到最少。由于每一位线须连接一导电金属接触线，因此在圆片上一定要有相当高密度的金属线。而增高单元的密度将会增加金属线的密度，如此在制造上很困难，因为所需的遮蔽和刻蚀步骤将需要产生非常细致的线。因此，这种增加存储器单元密度的方案对工艺的要求非常的高，不适合普及和推广
技术实现思路
本专利技术要解决的技术问题是提供一种存储器阵列，其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积，同时也可以避免过擦除的问题，解决现有技术中存在的提高存储器阵列密度对工艺要求过高的问题。为解决上述技术问题，本专利技术提供的存储器阵列包括一个或多个存储器单元，若干形成于半导体衬底上的相互平行的位线，以及与位线垂直的若干字线。其中，每条位线上均连接相邻存储器单元的源极和漏极，而位于相邻位线之间的字线部分连接存储器单元的栅极。该存储器阵列中，存储器单元为分栅式存储器单元，包括第一存储位单元和第二存储位单元，第一存储位单元位于字线与存储器单元源极之间，第二存储位单元位于字线与存储器单元漏极之间，且第一存储位单元和第二存储位单元分别包括第一控制栅和第二控制栅；该存储器阵列还包括若干第一控制线和第二控制线，分别连接第一控制栅和第二控制栅，第一控制线和第二控制线分别位于同一字线两侧且与之平行。 进一步的，位线上直接形成与其连接的存储器单元的源极和漏极，字线的一部分形成与其连接的存储器单元的栅极。进一步的，第一存储位单元和第二存储位单元分别包括第一浮栅和第二浮栅，第一控制栅、第二控制栅分别具有间隔的设置在第一浮栅、第二浮栅上方。进一步的，字线形成存储器单元栅极的部分与第一浮栅、第二浮栅之间均设置有隧穿氧化层；字线形成存储器单元栅极的部分与半导体衬底之间、第一浮栅与半导体衬底之间、第二浮栅与半导体衬底之间均设置有栅氧化层。进一步的，隧穿氧化层厚度为80 A 200 A,位于字线形成存储器单元栅极的部分与半导体衬底之间的栅氧化层厚度为80 A 200 A。进一步的，第一浮栅与第一控制栅之间、第二浮栅与第二控制栅之间以及字线与第一控制栅、第二控制栅之间均设置有层间介质层。进一步的，层间介质层为绝缘介质层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构。进一步的，第一浮栅、第二浮栅均为多晶硅浮栅或氮化硅浮栅或具有导电性的纳米晶体材料；第一控制栅、第二控制栅均为多晶硅控制栅或金属控制栅；字线为多晶硅选择栅或金属选择栅。进一步的，字线、第一控制线、第二控制线均位于位线下方，或均位于位线上方。进一步的，第一存储位单元和第二存储位单元共享使用同一字线，通过对字线、第一控制栅、第二控制栅以及与源极、漏极连接的位线施加工作电压实现对存储位单元的读取、编程和擦除。可选择的，第一存储位单元、第二存储位单元通过在字线上加高电压擦除电荷。进一步的，存储器单元第一控制栅、第二控制栅均为多晶硅控制栅，字线为多晶硅选择栅时，第一存储位单元、第二存储位单元均采用多晶硅对多晶硅的擦除方式。对第一存储位单元、第二存储位单元进行擦除操作时，字线上施加的擦除电压为9V 12V，最佳的，该擦除电压为11V。可选择的，第一存储位单元、第二存储位单元通过在字线上加高电压、在第一 /第二控制栅上加负压擦除电荷。对第一存储位单元、第二存储位单元进行擦除操作时，字线上施加的高电压为5V 10V，第一 /第二控制栅上施加的负压为-5V -10V。最佳的，字线上施加的高电压为8V，第一 /第二控制栅上施加的负压为-7V。进一步的，第一存储位单元、第二存储位单元的编程操作均采用热电子注入方式进行。对第一存储位单元进行编程操作时，字线、第一控制栅、第二控制栅、与源极连接的位线、与漏极连接的位线上施加的编程电压分别为1V 2V、5V 11V、2V 6V、2. 5V 5. 5V、OV O. 6V，最佳的，上述编程电压分别为1. 5V、10V、4V、5V、0V ;对第二存储位单元进行编程操作时，字线、第一控制栅、第二控制栅、与源极连接的位线、与漏极连接的位线上施加的编程电压分别为1V 2V、2V 6V、5V IIV、OV O. 6V、2. 5V 5. 5V，最佳的，上述编程电压分别为1. 5V、4V、10V、0V、5V。进一步的，对第一存储位单元进行读取操作时，字线、第一控制栅、第二控制栅、与源极连接的位线、与漏极连接的位线上施加的读取电压分别为0. 5V 5V、0V 3V、0V 6V、0V O. 5V、0. 8V 3V，最佳的，上述读取电压分别为2. 5V、2. 5V、4V、0V和2V ;对第二存储位单元进行读取操作时，字线、第一控制栅、第二控制栅、与源极连接的位线、与漏极连接的位线上施加的读取电压分别为0. 5V 5V、0V 6V、0V 3V、0. 8V 3V、0V O. 5V，最佳的，上述读取电压分别为3V、本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：顾靖，张博，孔蔚然，胡剑，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：
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