本发明专利技术提供能够无需扩大具有IGBT或功率MOSFET等的功率器件的半导体装置的耐压保持区域而有效进行耐压保持并且无需进行功率器件的高电阻化而充分提高短路耐量的半导体装置。所述半导体装置的特征在于具备：形成在具有半导体层的半导体衬底上的功率器件；以包围该功率器件的方式形成在该半导体衬底上的多个保护环；以及对该多个保护环中越靠外周侧的保护环施加越高的电压的电压施加部件。
【技术实现步骤摘要】
本专利技术涉及具有IGBT (绝缘栅双极型晶体管Insulated Gate BipolarTransistor)或功率MOSFET等功率器件的半导体装置，尤其涉及具备耐压保持或短路保护功能的半导体装置。
技术介绍
具有在主电极间施加高电压的功率器件的半导体装置，需要耐压保持和短路保护。即，具有功率器件的半导体装置要求具有高的耐压，且，即使主电极间短路的场合也具有在一定时间内不会令功率器件劣化的短路耐量。为了将功率器件高耐压化，一般使半导体装置具备称为保护环(guard ring)或场板(field plate)的结构。保护环指的是以包围形成功率器件的元件区域的方式形成为环形的PN结区域。保护环以同心圆状设置多个，从而构成耐压保持区域。又，利用保护环的众所周知的效果(作用)来进行在半导体装置的半导体层中的电场缓冲。场板指的是在功率器件的栅电极-漏电极间的衬底表面上隔着绝缘膜配置的电极。场板上往往被施加与功率器件的栅极电压相当的电压。利用场板的众所周知的效果(作用)来进行在半导体装置的半导体层中的电场缓冲。如上所述，为了耐压保持而采用保护环或场板。另一方面，为了提高功率器件的短路耐量，考虑提高功率器件的导通电阻的方案，从而即使功率器件的主电极间被施加高电压的场合也能抑制大电流流过。在专利文献1-7中记载了关于其它耐压保持或短路保护的已知技术。专利文献I :日本特开平04-212468号公报专利文献2 :日本特开平11-330456号公报1003文献3 日本特开平04-000768号公报专利文献4 日本特开2006-173437号公报专利文献5 :日本特开平06-338512号公报专利文献6 :日本特开平04-332173号公报专利文献7 :日本特开2005-217152号公报由于正常电位没有固定(浮动)，上述的(多个)保护环具有在元件区域侧(内侦 电场强、外周侧电场平缓的倾向。该场合，存在由于延伸半导体层(元件侧区域)中发生的耗尽层的效果并不充分，得不到所需耐压的问题。此外，还存在为了提高耐压必须扩大耐压保持区域的问题。在使用场板的场合也同样地存在耐压保持(提高耐压)不充分或芯片无法微细化/小型化的问题。 此外，为了提高短路耐量而提高功率器件的导通电阻，这样就会直接导致功率器件的电气特性下降，即性能降低。具体地说，存在难以进行功率器件的低耗电化或高输出化的问题。
技术实现思路
本专利技术为了解决上述那样的课题构思而成，其目的在于提供无需特别扩大耐压保持区域而进行有效的耐压保持或者通过提高短路耐量来改善性能的半导体装置。本专利技术的半导体装置的特征在于具备功率器件，该功率器件形成在具有半导体层的半导体衬底上，多个保护环，以包围该功率器件的方式形成在该半导体衬底上，以及电压施加部件，对该多个保护环中越靠外周侧的保护环施加越高的电压。本专利技术的半导体装置，具有半导体层、在该半导体层上形成的栅电极、在该半导体层上形成的漏电极和在该半导体层上形成的源电极，其特征在于在该半导体层上具备形成在该栅电极与该漏电极之间的绝缘膜；在该绝缘膜内形成的多个绝缘膜内电极；以及电压施加部件，该电压施加部件对该多个绝缘膜内电极中越靠该漏电极侧的绝缘膜内电极施加越高的电压。本专利技术的半导体装置，在具有半导体层的功率器件表面上形成栅电极、漏电极、和源电极，其特征在于具备埋入绝缘膜，该埋入绝缘膜形成在该半导体层中；多个埋入绝缘膜内电极，形成在该埋入绝缘膜中且该漏电极与该栅电极之间；电压施加部件，对该多个埋入绝缘膜内电极中越靠该漏电极侧的埋入绝缘膜内电极施加越高的电压。本专利技术的半导体装置，具有半导体层、在该半导体层表面形成的栅电极、在该半导体层表面形成的发射极、和该半导体层背面形成的集电极，其特征在于具备 栅极布线，用于向该栅电极传送栅极驱动信号；延迟电路，对该栅极驱动信号进行延迟；以及接地部件，当输入该延迟电路的输出电压和该半导体层的电压，且该延迟电路的输出电压和该集电极的电压均为高电平时，将该栅极布线接地。本专利技术的半导体装置，具有半导体层、在该半导体层表面形成的栅电极、漏电极、和源电极，其特征在于具备栅极布线，用于向该栅电极传送栅极驱动信号；延迟电路，对该栅极驱动信号进行延迟；以及接地部件，当输入该延迟电路的输出电压和该漏电极的电压，且该延迟电路的输出电压和该漏电极的电压均为高电平时，将该栅极布线接地。本专利技术的半导体装置的特征在于具备半导体层；功率器件，该功率器件具有在该半导体层表面形成的第一栅电极和第二栅电极和发射极、以及在该半导体层背面形成的集电极；栅极布线，用于向该第一栅电极传送栅极驱动信号；供给部件，在该第二栅电极上该栅极驱动信号为高电平且该半导体层的电压为低电平时，向该第二栅电极传送该栅极驱动信号。(专利技术效果)通过本专利技术，能够改善半导体装置中的性能。附图说明图I是实施方式I的半导体装置的说明图。图2是形成为旋涡形的电阻元件的说明图。图3是说明保护环的接触部的图。图4是形成为线形的电阻元件的说明图。图5是形成为之字形的电阻元件的说明图。图6是说明经由电容器对保护环施加电压的半导体装置的结构的图。图7是说明在一部分上形成二极管的电阻元件的图。图8是实施方式2的半导体装置的说明图。 图9是实施方式2的半导体装置的平面图。图10是绝缘膜内电极(场板)的接触部的说明图。图11是说明经由电容器对绝缘膜内电极施加电压的半导体装置的结构的图。图12是实施方式3的半导体装置的说明图。图13是电阻元件与漏电极等直接连接的结构的说明图。图14是实施方式4的半导体装置的说明图。图15是定义导通所需的时间即tl的波形的说明图。图16是测定电路的说明图。图17是定义直到功率器件劣化(热破坏)的时间即t2的波形的说明图。图18是定义延迟电路延迟栅极驱动信号的时间即t3的波形的说明图。图19是将实施方式4的结构简化后以电路图方式示出的图。图20是说明横型功率器件中进行短路保护的部件的图。图21是形成为旋涡形的电阻元件的说明图。图22是形成为线形的电阻元件的说明图。图23是形成为之字形的电阻元件的说明图。图24是图22的虚线C部放大平面等的说明图。图25是在与功率器件独立的衬底上形成触发电路的半导体装置的说明图。图26是说明能够抑制CMOS锁定的结构的图。图27是说明能够抑制CMOS锁定的结构的图。图28是实施方式5的半导体装置的说明图。图29是实施方式5的半导体装置的变形例的说明图。(符号说明)10半导体装置；18半导体层；20栅电极；22保护环；28高电阻元件；29沟道截断(channel stopper)区域；30发射极；34外周部分。具体实施例方式实施方式I本实施方式涉及形成保护环的半导体装置。以下，参照图I 图6，就本实施方式进行详细说明。首先图I是本实施方式的半导体装置10的剖视图(一部分模式图)。该半导体装置10在构成一个芯片的半导体衬底上，具备形成功率器件的元件区域12和位于其周围的耐压保持区域14。此外，在本实施方式中功率器件指的是纵型IGBT，由多个单元(cell)集成而构成。此外，在该例中，IGBT的单元使用沟槽型,但是平面(rlanar)型也可。元件区域12和耐压保持区域14共同形成在半导体层18上。半导体层18为n-层，是在元件区域12的本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：楠茂，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：
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