半导体器件制造技术

本发明专利技术涉及一种适用于半导体集成电路的评估电路的半导体器件，所述半导体器件包括：多个被测量器件；以及组合阵列布线，其包括多个单元阵列布线，各个所述单元阵列布线具有设置在不同层中的列布线和行布线，且各个所述单元阵列布线连接到所述多个被测量器件中的任一个，所述多个单元阵列布线设置在彼此不同的层中。因此，本发明专利技术能够通过将多个单元阵列布线布置成彼此部分重叠来增加被测量器件的布置密度。

【技术实现步骤摘要】

本专利技术涉及适用于半导体集成电路的评估电路的半导体器件。
技术介绍
在制造半导体集成电路时，在晶片中设置测试元件组(test elementgroup, TEG)以用于评估产品中所包含的器件的特性。例如，JP-A-2008-140965(专利文献I)公开了如下一种技术多个被测量的晶体管在TEG中排列成矩阵状态，且公共地布置有源端子。已知的是，诸如晶体管和电阻器等半导体器件的大小和特性随着布置方向而发生变化，从而有时需要改变TEG中的被测量器件的布置方向，以便精确地测量。考虑到上述情形，例如美国专利第7489151号(专利文献2)公开如下一种技术通过组合L形布线以形成方形布局，由此能够将被测量晶体管旋转90度。然而，在专利文献I中，在由两条位于行方向上的布线和两条位于列方向上的布线所包围的方形区域中布置有一个被测量晶体管，因此难以进一步提高布线的或者被测量晶体管的布置密度。此外，在专利文献2中，包围被测量晶体管的布线的方形布局是多余的，从而弓I起被测量晶体管的布置密度减小的问题。
技术实现思路
鉴于以上问题，期望提供一种能够增大被测量器件的布置密度的半导体器件。本专利技术的实施例涉及一种半导体器件，该半导体器件包括多个被测量器件；以及组合阵列布线，其包括多个单元阵列布线，各个所述单元阵列布线具有设置在不同层中的列布线和行布线，且各个所述单元阵列布线连接到所述多个被测量器件中的任一个，所述多个单元阵列布线设置在彼此不同的层中。在本专利技术该实施例的半导体器件中，多个单元阵列布线中的每一个具有设置在不同层中的列布线和行布线，多个单元阵列布线设置在彼此不同的层中。多个被测量器件中的任何一个连接至每个单元阵列布线。因此，能够通过将多个单元阵列布线布置成彼此部分重叠来增加被测量器件的布置密度。本专利技术的另一个实施例涉及具有组合阵列布线的半导体器件，该组合阵列布线包括多个单元阵列布线和被测量器件，每个单元阵列布线具有设置在不同层中的列布线和行布线，多个单元阵列布线设置在彼此不同的层中，被测量器件连接到所述多个单元阵列布线中的任何一个。本专利技术所述另一个实施例的半导体器件中，在彼此不同的层中设置有多个单元阵列布线，每个单元阵列布线具有设置在不同层中的列布线和行布线。被测量器件连接至多个单元阵列布线中的任一个。因此，能够通过将多个单元阵列布线布置成彼此部分重叠来增加被测量器件的布置密度。根据本专利技术的上述实施例，在彼此不同的层中设置多个单元阵列布线，每个单元阵列布线具有设置在不同层中的列布线和行布线，并且多个器件中的任一个连接至多个单元阵列布线中每一个。因此，能够增加被测量器件的布置密度。附图说明图I是表示本专利技术第一实施例的作为半导体器件的TEG在晶片上的示意位置的平面图；图2是表示图I所示TEG的结构的平面图；图3是表示沿图2的线III-III的结构的剖面图；图4是表示沿图2的线IV-IV的结构的剖面图；图5A和5B是将图2所示TEG中的单元阵列布线的布置密度与现有技术进行比较说明的视图；图6是表示变形例1-1的TEG的结构的平面图；图7是表示变形例1-2的TEG的结构的平面图；图8是表示变形例1-3的TEG的结构的平面图；图9是表示变形例1-4的TEG的结构图；图10是表示沿图9的线X-X的结构的剖面图；图11是表示沿图9的线XI-XI的结构的剖面图；图12A和12B是将图9中所示的单元阵列布线的布置密度与现有技术进行比较说明的视图；图13是表示变形例1-5的TEG的结构图；图14是表示变形例1-6的TEG的结构图；图15A和图15B表示根据本专利技术的第二实施例的当TEG组件在纵向上布置时，将单元阵列布线与作为被测量器件的晶体管相连接的示例；而图15C和图I 表示当通过将图15A和图15B所示TEG组件向左旋转90度布置成横向时，将单元阵列布线与被测量器件相连接的示例；图16A表示现有TEG中的布线与被测量器件相连接的示例，图16B表示当通过将图16A所示的现有TEG向左旋转90度布置成横向时，布线与被测量器件相连接的示例；图17A和图17B表示当变形例2_1的TEG组件在纵向上布置时，单元阵列布线与作为被测量器件的电阻器件相连接的示例；图17C和图17D表示当通过将图17A和图17B所示TEG组件向左旋转90度布置成横向时，单元阵列布线与被测量器件相连接的示例；图18表示图2所示的TEG的变形例的图；以及 图19表不图2所不的TEG的另Iv变形例的图。 具体实施例方式下面将参照附图详细说明本专利技术的实施例。将按如下顺序进行说明。I.第一实施例(在该示例中，包括两个单元阵列布线，并且被测量器件是晶体管)2.变形例1-1 (在该示例中，被测量器件的方向不同)3.变形例1_2(在该示例中，包括两个单元阵列布线，并且被测量器件是电阻器件)4.变形例1_3(在该示例中，被测量器件的方向不同) 5.变形例1_4(在该示例中，包括三个单元阵列布线，并且被测量器件是晶体管)6.变形例1_5(在该示例中，被测量器件的方向不同)7.变形例1_6(在该示例中，被测量器件是晶体管、电阻器件、电容器)8.第二实施例(TEG组件的旋转；在该示例中，被测量器件是晶体管)9.变形例2-1 (TEG组件的旋转；在该示例中，被测量器件是电阻器件)I.第一实施例图I表示本专利技术第一实施例的作为半导体器件的TEG在晶片上的示意位置。产品组件I布置在晶片(图中未示出)上，以作为半导体集成电路的形成区域。尽管图I中仅示出了一个产品组件1，但是也可以设置多个产品组件I。在产品组件I的周围设置有框架形或网格形的划片线(scribe line)2，划片线2用于通过切割晶片来分离各产品组件I。在划片线2内部设置有TEG组件3。TEG组件3是设置有评估电路的区域，该评估电路用于评估产品组件I中的半导体集成电路的器件的特性。TEG组件3在垂直方向(纵向)上布置在沿产品组件I的纵边(例如，长边)的划片线2的内部，并且在水平方向(横向)上布置在沿产品组件I的横边(例如，短边)的划片线2的内部。内部布线在垂直方向上的TEG组件3和在水平方向上的TEG组件3中的布置相同，并且仅在布置方向上不同(布置向右或者向左旋转90度)。图2表示设置在图I所示TEG组件3中的TEG 4的平面结构。图3表示沿图2的线III-III的剖面结构，图4表示沿图2的线IV-IV的剖面结构。在图2及之后的附图中，行方向表示为X方向，列方向表示为Y方向，与行方向和列方向相正交(垂直)的方向表示为Z方向。X、Y和Z方向是TEG组件3中的方向。也就是说，行方向(X方向)是图I所示的在垂直方向上排列的TEG组件3中的水平方向，也是在水平方向排列的TEG组件3中的垂直方向。列方向(Y方向)是图I所示的在垂直方向上排列的TEG组件3中的垂直方向，也是在水平方向上布置的TEG组件3中的水平方向。在图3和图4中，与布线层的从衬底10 —侧开始的高度相对应的第一层、第二层、第三层和第四层分别由虚线HI、H2、H3和H4表示。TEG 4包括多个(例如，在图2中为两个)被测量器件11和12。被测量器件11和12例如是在相同方向上布置的4端子FET(场效应晶体管)。被测量器件11连接到单元阵列布线21，单元阵列布线21包括列布线Ml和本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：黛哲，
申请(专利权)人：索尼公司，
类型：发明
国别省市：