本发明专利技术提供移位寄存器单元、移位寄存器电路、阵列基板及显示器件，涉及显示器制造领域，能够降低栅线驱动晶体管的栅极的阈值电压漂移，提高器件工作的稳定性。一种移位寄存器包括：一第一晶体管、一上拉关闭单元、一上拉开启单元、一第一上拉单元、一第二上拉单元、一触发单元、一输出单元。本发明专利技术用于显示器的制造。
【技术实现步骤摘要】
本专利技术涉及液晶显示器制造领域，尤其涉及移位寄存器单元、移位寄存器电路、阵列基板及显示器件。
技术介绍
近些年来显示器的发展呈现出了高集成度，低成本的发展趋势。其中ー项非常重要的技术就是GOA (Gate Driver on Array,阵列基板行驱动)的技术量产化的实现。利用GOA技术将TFT (Thin Film Transistor,薄膜场效应晶体管)栅极开关电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省掉栅极驱动集成电路部分，其不仅可以从材料成本和制作エ艺两方面降低产品成本，而且显示面板可以做到两边对称和窄边框的美观设计。同时由于可以省去Gate方向邦定Bonding的エ艺,对产能和良率提升也较有利。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路。现有技术提供的一种移位寄存器电路的甸个移位寄存器单兀由6TFT和2Cap (电容)构成如图I所示，信号端包括3个时钟信号端、ー个信号输入端、两个直流信号端Vgh (高电平)端和Vgl (低电平)端、还有ー个输出端Output端,在信号输入端巾贞起始信号STV和第一时钟信号端CLKl的低电平同时到来时电容Cl将输入的帧起始信号(低电平信号)保存，该信号可以保持驱动晶体管T8处于导通状态，第二时钟信号端CLK2的低电平到来时驱动晶体管T8将第二时钟信号端CLK2的低电平信号输出，第三时钟信号端CLK3的低电平信号到来时高电压VDD将输出端OUTPUT电平拉高，并将节点A的电平拉高，以便使得晶体管T8恢复截止状态，其中每个移位寄存器单元的输出端与下ー个移位寄存器单元的信号输入端连接。由于移位寄存器电路是通过背板エ艺直接做在基板上的，在背板制作エ艺中，尤其是LTPS(Low Temperature Poly-silicon,低温多晶娃技术)エ艺中出现的不稳定性,会造成背板间TFT特性的差异，尤其会造成TFT器件的栅极阈值电压Vth漂移，进而导致移位寄存器电路的工作失效。另外，在显示产品的显示信赖性测试中，由于长时间处于高温高湿环境中，同样会造成TFT特性发生变化，导致移位寄存器电路在工作当中的发生TFT器件的Vth漂移现象。因此现有技术提供的移位寄存电路存在输出TFT栅极Vth阈值电压漂移的现象进而影响了电路输出端输出特性的稳定性。
技术实现思路
本专利技术的实施例提供ー种移位寄存器单元、移位寄存器电路、阵列基板及显示器件，能够有效改善输出TFT栅极Vth阈值电压漂移，保证输出端输出特性的稳定性。为达到上述目的，本专利技术的实施例采用如下技术方案—方面，提供ー种移位寄存器单兀，包括—第一晶体管，该第一晶体管的栅极与输入信号端相连； 一上拉关闭単元，与高电平端、所述输入信号端和所述控制节点B相连；一上拉开启単元，与低电平端、第三时钟信号端和所述控制节点B相连；一第一上拉单元，与所述高电平端、所述控制节点B和所述第一晶体管的源极相连；一第二上拉单元，与所述高电平端、所述控制节点B和输出端相连；—触发单兀，与第一时钟信号端、所述输入信号端和所述第一晶体管的源极相连；一输出单元，与所述第二时钟信号端、所述输出端、所述第一晶体管的漏极相连；其中，所述上拉关闭单元用于在所述输入信号端有低电平输入时关闭所述第一上拉单元和所述第二上拉单元，所述上拉开启单元用于在所述第三时钟信号端输入低电平时开启所述第一上拉单元和所述第二上拉单元；所述第一上拉单元在开启时用于拉高所述第一晶体管的源极电平，所述第二上拉单元用于在开启时拉高输出端电平；所述触发単元用于在所述第一时钟信号端输入低电平时将输入信号输出至所述第一晶体管的源极，所述第一晶体管用于在输入信号端输入低电平时将输入信号输入至所述输出单兀，所述输出单兀用于保存所述输入信号并在第二时钟信号端输入低电平时将所述输入信号输出；同时所述第一晶体管在输入信号端输入高电平的时刻保持截止状态。所述移位寄存器单元还包括一第二晶体管，该第二晶体管的栅极与所述控制节点B相连，该第二晶体管的源极与所述第一晶体管的源极相连，该第二晶体管的漏极和所述第一晶体管的漏极相连；其中当所述控制节点B为低电平时所述第二晶体管保持导通以拉高所述第一晶体管的漏极电平，停止所述输出单元输出信号；当所述控制节点B为高电平时，所述第二晶体管保持截止状态。所述上拉关闭单元包括一第五晶体管，该第五晶体管的栅极连接所述输入信号端，该第五晶体管的源极连接所述高电平端，该第五晶体管的漏极连接所述控制节点B ；所述上拉开启单元包括一第六晶体管，该第六晶体管的栅极连接所述第三时钟信号端，该第六晶体管的源极连接所述低电平端，该第六晶体管的漏极连接所述控制节点B ；所述第一上拉单元包括一第四晶体管，该第四晶体管的栅极连接所述控制节点B，该第四晶体管的源极连接所述高电平端，该第四晶体管的漏极连接所述第一晶体管的源极；所述第二上拉单元包括一第七晶体管和一第二电容，该第七晶体管的栅极连接所述控制节点B，该第七晶体管的源极连接所述高电平端，该第七晶体管的漏极连接所述输出端；该第二电容的两极分别连接所述第七晶体管的栅极和漏极；所述触发単元包括一第三晶体管，该第三晶体管的栅极连接所述第一时钟信号端，该第三晶体管的源极连接所述输入信号端，该第三晶体管的漏极连接所述第一晶体管的源极；所述输出単元包括一第八晶体管和一第一电容，该第八晶体管的栅极连接所述 第一晶体管的漏极，该第八晶体管的源极连接所述第二时钟信号端，该第八晶体管的漏极连接所述输出端；该第一电容的两极分别连接所述第八晶体管的栅极和漏扱。所述第一时钟信号端、第二时钟信号端和第三时钟信号端的时钟信号的低电平占空比均为I : 3。所述第一时钟信号端的低电平信号结束后所述第二时钟信号端的低电平信号开始，所述第二时钟信号端的所述低电平信号结束后所述第三时钟信号端的低电平信号开始，所述第三时钟信号端的所述低电平信号结束后所述第一时钟信号端的下ー个低电平时钟信号开始。另ー方面，提供ー种移位寄存器电路，包括串联的多个上述的移位寄存器单元，除第一个移位寄存器单元和最后ー个移位寄存器单元外，其余每个移位寄存器单元的输出端连接与其相邻的下ー个移位寄存器单元的输入信号端。再一方面，提供一种阵列基板，在所述阵列基板上形成有移位寄存器电路；所述移位寄存器电路为上的移位寄存器电路。又一方面，提供一种显示器件，包括显示区域，具有用于显示图像的多个像素；移位寄存器电路，用于将扫描信号送至所述显示区域；以及数据驱动电路，用于将数据信号送至所述显示区域；所述移位寄存器电路为上述的移位寄存器电路。本专利技术的实施例提供ー种移位寄存器单元、移位寄存器电路、阵列基板及显示器件，能够有效改善输出TFT栅极Vth阈值电压漂移，保证输出端输出特性的稳定性。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图I为现有技术提供的一种移位寄存器单兀结构不意图；图2为本专利技术实施例提供的一种移位寄存器电路结构意图；图3为本专利技术实施例提供的ー种移本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：马占洁，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：
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