本发明专利技术提供了漏源击穿电压测试装置以及漏源击穿电压测试方法。根据本发明专利技术的漏源击穿电压测试装置包括多个源测量单元，其中所述多个源测量单元以前一个源测量单元的浮地端连接至下一个源测量单元的激励端的方式依次串联，并且第一个源测量单元的激励端连接至待测MOS晶体管的漏极，最后一个源测量单元的浮地端连接至待测MOS晶体管的源极。通过采用根据本发明专利技术的漏源击穿电压测试装置以及漏源击穿电压测试方法，可以去测量原来用单个源测量单元不能测量的电压值。
【技术实现步骤摘要】
本专利技术涉及半导体测试领域，更具体地说，本专利技术涉及一种漏源击穿电压测试装置以及相应的漏源击穿电压测试方法。
技术介绍
MOS (Metal-Oxide-Semiconductor, M0S)场效应晶体管是金属-氧化物-半导体场效应晶体管的简称， 它通过改变外加电压产生的电场强度来控制其导电能力。根据导电类型的不同，MOS晶体管可分为N沟道与P沟道两大类。MOS场效应晶体管(以下简称MOS晶体管)不仅具有双极型三极管体积小、重量轻、耗电少、寿命长等优点，而且还具有输入阻抗高、热稳定性好、抗辐射能力强、噪声低、制造工艺简单、便于集成等特点。因而，在大规模及超大规模集成电路中得到了广泛的应用。对于MOS晶体管来说，尤其是对于功率MOS晶体管来说，参数“漏源击穿电压”是一个很重要的参数。具体地说，漏源击穿电压(又称破坏电压)(BVDSS)是指在特定的温度和栅源短接情况下，流过漏极的电流达到一个特定值时的漏源电压。这种情况下的漏源电压为雪崩击穿电压。换句话说，漏源击穿电压BVDSS指的是，在MOS晶体管的栅极和源极之间的电压VGS = 0 (增强型)的条件下，在增加漏极和源极之间的电压过程中使流过漏极的电流ID开始剧增时的漏源电压VDS称为漏源击穿电压BVDSS。实际上，其中流过漏极的电流ID剧增的原因有下列两个方面(I)漏极附近耗尽层的雪崩击穿，(2)漏源极间的穿通击穿。进一步说，漏源击穿电压是正温度系数的，也就是说，在温度低时漏源击穿电压小于室温25°C时的漏源电压的最大额定值。例如，在_50°C，漏源击穿电压大约是室温25°C时最大漏源额定电压的90%。不同尺寸、不同材料或者不同工艺条件制造的MOS晶体管的漏源击穿电压都有可能存在较大的差异，而漏源击穿电压对于MOS晶体管的电路应用又很重要，因此希望能够准确地测量MOS晶体管的漏源击穿电压。但是，在现有技术中，往往仅仅能够测量一定电压范围内的漏源击穿电压；对于超过一定范围的漏源击穿电压由于电压过高而不能进行测量。
技术实现思路
本专利技术所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够测量较大范围的漏源击穿电压的漏源击穿电压测试装置以及相应的漏源击穿电压测试方法。根据本专利技术的第一方面，提供了一种漏源击穿电压测试装置，其包括多个源测量单元，其中所述多个源测量单元以前一个源测量单元的浮地端连接至下一个源测量单元的激励端的方式依次串联，并且第一个源测量单元的激励端连接至待测MOS晶体管的漏极，最后一个源测量单元的浮地端连接至待测MOS晶体管的源极。优选地，所述漏源击穿电压测试装置用于功率MOS晶体管的漏源击穿电压测试。优选地,所述多个源测量单元的数量为2个或者3个。根据本专利技术的第二方面，提供了一种漏源击穿电压测试方法，其包括将多个源测量单元以前一个源测量单元的浮地端连接至下一个源测量单元的激励端的方式依次串联；将第一个源测量单元的激励端连接至待测MOS晶体管的漏极；将最后一个源测量单元的浮地端连接至待测MOS晶体管的源极；将待测MOS 晶体管的栅极G和源极S连接在一起；开启所述多个源测量单元，以便对待测MOS晶体管的漏源击穿电压进程测试。优选地，所述漏源击穿电压测试方法用于功率MOS晶体管的漏源击穿电压测试。优选地，所述多个源测量单元的数量为2个或者3个。在现有技术中，由于每个源测量单元都有一个极限，所以对于超出单个源测量单元的范围的漏源击穿电压，不能利用单个源测量单元进行测量；而通过采用根据本专利技术的，可以去测量原来用单个源测量单元不能测量的电压值。附图说明结合附图，并通过参考下面的详细描述，将会更容易地对本专利技术有更完整的理解并且更容易地理解其伴随的优点和特征，其中图I示意性地示出了根据本专利技术实施例的漏源击穿电压测试装置。图2示意性地示出了根据本专利技术的另一实施例的漏源击穿电压测试装置。图3示意性地示出了根据本专利技术实施例的漏源击穿电压测试方法的流程图。需要说明的是，附图用于说明本专利技术，而非限制本专利技术。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。具体实施例方式为了使本专利技术的内容更加清楚和易懂，下面结合具体实施例和附图对本专利技术的内容进行详细描述。图I示意性地示出了根据本专利技术实施例的漏源击穿电压测试装置。如图I所示，根据本专利技术实施例的漏源击穿电压测试装置包括第一源测量单元I (又称为源表，Source Measurement Unit, SMU)和第二源测量单元2,其中第一源测量单元I的浮地端FGl连接至第二源测量单元2的激励端F2从而使得第一源测量单元I和第二源测量单元2串联，第一源测量单元I的激励端Fl连接至待测MOS晶体管的漏极D，第二源测量单元2的浮地端FG2连接至待测MOS晶体管的源极S。由此，在测试时，待测MOS晶体管的栅极G和源极S连接在一起，然后开启第一源测量单元I和第二源测量单元2以便对待测MOS晶体管的漏源击穿电压进程测试。其中，源测量单元(第一源测量单元I和第二源测量单元2)是一种快速响应、能够回读电压和电流的源，具有高精度测量的能力，可将其紧密地集成在单封闭机箱内。关于源测量单元的具体细节，对于本领域普通技术人员来说是已知的，因此在此不再赘述。并且其中，对于第一源测量单元I和第二源测量单元2的每一个，激励端对浮地施加激励信号一般都有个限制(也就是极限值)，具体要参考各源表的指标参数。通过采用图I所示的漏源击穿电压测试装置，可以去测量原来用单个源测量单元不能测量的电压值；具体地说，每个源测量单元都有一个极限，所以对于超出单个源测量单元的范围的漏源击穿电压，不能利用单个源测量单元进行测量。可以对图I所示的漏源击穿电压测量装置进行修改。例如，图2示意性地示出了根据本专利技术的另一实施例的漏源击穿电压测试装置。如图2所示，根据本专利技术另一实施例的漏源击穿电压测试装置包括第一源测量单元I、第二源测量单元2和第三源测量单元3。其中，第一源测量单元I的浮地端FGl连接至第二源测量单元2的激励端F2，第二源测量单元2的浮地端FG2连接至第三源测量单元 3的激励端F3，从而使得第一源测量单元I、第二源测量单元2和第三源测量单元3串联。第一源测量单元I的激励端Fl连接至待测MOS晶体管的漏极D，第三源测量单元3的浮地端FG2连接至待测MOS晶体管的源极S。由此，在测试时，同样，将待测MOS晶体管的栅极G和源极S连接在一起，然后开启第一源测量单元I、第二源测量单元2和第三源测量单元3，以便对待测MOS晶体管的漏源击穿电压进程测试。同样，其中，源测量单元(第一源测量单元I、第二源测量单元2和第三源测量单元3)是一种快速响应、能够回读电压和电流的源，具有高精度测量的能力，可将其紧密地集成在单封闭机箱内。关于源测量单元的具体细节，对于本领域普通技术人员来说是已知的，因此在此不再赘述。并且其中，对于第一源测量单元I、第二源测量单元2和第三源测量单元3的每一个，激励端对浮地施加激励信号一般都有个限制(也就是极限值)，具体要参考各源表的指标参数。由此，本领域普通技术人员可以理解的是，还可以对其他数量的源测量单元进行串联，以进一步提高MOS晶体管的漏源击穿电压的测量范围。更具体地说，对于包括多个源测量单元的漏源击穿本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：王磊，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：
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