一种半导体器件及其制造方法。该半导体器件包括：位于衬底上的多层布线层，并且其中堆叠了由布线和绝缘层构成的多个布线层；存储电路，其形成在衬底中的存储电路区域，并且具有嵌入在位于多层布线层中的凹部中的电容元件；逻辑电路，其形成在衬底中的逻辑电路区域；上部耦合布线，其堆叠在由下部电极、电容器绝缘膜和上部电极构成的电容元件上；以及帽盖层，其形成在构成逻辑电路的布线的上表面上。上部耦合布线的上表面和帽盖层的上表面构成同一平面。
【技术实现步骤摘要】
本专利技术涉及一种。
技术介绍
在电子工业的集成电路领域，在制造技术方面增加了对进一步的高集成度和高速度的要求。另外，由于集成度的发展，电路的规模变的很大并且其设计难度增加。在同一半导体衬底上安装逻辑电路和存储电路的集成电路，称为以混合方式安装的电路，具有如下特征。因为逻辑电路和存储电路存在于同一个衬底上所以能够增加集成度。不仅这样，而且因为电路之间的布线变短，所以还能够增加操作速度。然而，当包含电容元件和逻辑电路的存储电路安装在同一个半导体衬底上时，为了形成用于储存存储电路的数据的电容元件，要求使用在形成公共逻辑电路时没有使用的结构。例如，在沟槽型电容元件中，报道了在半导体衬底中形成几微米深度的深沟并且在其中形成电容元件的方法。然而，元件的形成越微小，沟槽开口的直径变得越小。不仅这样，而且为了确保容量，深度也变得越来越深。沟槽型电容元件的制造工艺方面的困难明显增加。另一方面，在堆叠型电容元件中，为了实现期望的容量，使用肋片型和圆柱形堆叠结构。这称为COB结构(位线上的电容器结构)，是电容元件形成在位线上的结构。在COB结构中，为了增大电容元件的容量，电容器的高度设置得很高。例如，在专利文献I的图22中，作为相关技术，描述了与接触绝缘层形成在同一层的堆叠型电容元件。在该堆叠型结构中，增大电容元件430的高度意味着电容元件下部的布线和电容元件上部的布线之间的距离变远。由此，在逻辑电路部分中，从第一布线层到扩散层，与电容元件位于同一层的接触420也变高。在该制造工艺中，增加了制造工艺的难度。不仅这样，而且还增加了寄生电阻和寄生电各。当存储电路和逻辑电路形成在同一半导体衬底上时，在设计逻辑电路时，应该考虑通过形成电容元件造成接触的寄生电阻和寄生电容增加的设计。这意味着，即使在设计相同的逻辑电路时，电容元件是否存在于同一个半导体衬底上，都要求改变设计参数。尽管是完全相同的电路，也应该进行再次设计，因为电路和电容元件同时形成。不仅这样，而且通过以混合方式安装电容元件，会降低电路的操作速度，由于其操作裕度降低而无法操作，或者会增加其功耗。例如，在专利文献I的图22中，当为了增加容量将电容元件430的高度设置得很高时，同时接触420b的高度也变高。结果，在逻辑电路中不利地降低了逻辑电路的操作速度。专利文献I描述了逻辑电路部分的接触420b的高度降低的半导体器件的结构。在专利文献I中，在相关技术中，电容器板和层间绝缘膜以及电容器接触以该次序从电容元件到上部电容器布线堆叠。然而，在实施例的集成电路器件100中，上部电容器布线122a直接堆叠在电容元件130的上表面上。因此，在该实施例的集成电路器件100中，逻辑接触119的上表面和下表面之间的厚度变薄了相关技术的电容器板、层间绝缘膜和电容器接触的总和的上表面和下表面之间的厚度。因此，描述了，在该实施例的集成电路器件100中，可以降低逻辑接触119的长宽比，并且同时可以确保电容元件130的上表面和下表面之间的厚度(图11)。在专利文献2中， 电容元件嵌入在存储电路部分中。另一方面，在与电容元件一样位于同一层中的逻辑电路部分中，第一层布线200形成在接触插塞33和上部布线膜202之间。专利文献2描述了，与相关技术相比，通过在电容元件44的中间部分形成该第一层布线200，可以降低逻辑电路部分中逻辑接触的高度(图7)。日本未审查专利申请公布No. 2007-201101日本未审查专利申请公布No. 2004-342787国际公布No. WO 97/19468 文本(pamphlet)日本未审查专利申请公布No. 2007-674512008年IEEE技术论文的国际电子器件会议汇编(International ElectronDevice Meeting Digest of Technical Papers IEEE),第 619 页至 622 页
技术实现思路
作为本专利技术的专利技术人研究的结果，专利技术人已经发现，在相关技术的电容元件中，有增加其容量值的空间。根据本专利技术的一方面，半导体器件包括衬底；多层布线层，其位于衬底上，并且其中堆叠了由布线和绝缘层构成的多个布线层；存储电路，其形成在衬底中的存储电路区中，并且在平面图中至少具有嵌入位于多层布线层中的凹部中的一个电容元件和外围电路；逻辑电路，其形成在衬底中的逻辑电路区中，在平面图中逻辑电路区是与存储电路区不同的区域；上部耦合布线，其堆叠在由凹部中的下部电极、电容器绝缘膜和上部电极构成的电容元件上；以及帽盖层，其定位为与构成逻辑电路的布线的上表面接触，逻辑电路位于嵌入了电容元件的布线层中的顶层中；其中上部耦合布线的上表面和帽盖层的上表面构成同一平面。根据上述构造，由于上部耦合布线的上表面和帽盖层的上表面位于同一平面中，所以与相关技术相比，凹部的高度可以变高了帽盖膜的厚度。因此，嵌入在凹部中的电容元件的高度可以设置得较高。由此，根据本专利技术的这一方面，与相关技术相比，可以实现电容元件的容量增加。根据本专利技术的另一方面，一种用于在衬底上具有存储电路和逻辑电路的半导体器件的制造方法，该方法包括以下步骤在衬底上形成绝缘层；在绝缘层中形成布线沟槽，并且形成嵌入布线沟槽的金属膜；在平面化该金属膜之后，在金属性膜上形成帽盖膜；通过去除帽盖膜和绝缘层的一部分，形成凹部；在凹部中嵌入下部电极、电容器绝缘膜和上部电极，并在凹部中和帽盖膜上形成用于上部耦合布线的金属膜；以及通过选择性去除帽盖膜上用于上部耦合布线的金属膜，形成上部耦合布线。根据本专利技术的这些方面，提供了一种，其与相关技术相比实现了电容元件的电容量增加。附图说明 图I是示意性示出第一实施例中的半导体器件的顶视图；图2是示意性示出第一实施例中的半导体器件的截面图；图3是示出第一实施例中的半导体器件制造工序的工艺截面图；图4是示出第一实施例中的半导体器件制造工序的工艺截面图；图5是示出第一实施例中的半导体器件制造工序的工艺截面图；图6是示出第一实施例中的半导体器件制造工序的工艺截面图；图7是示出第一实施例中的半导体器件制造工序的工艺截面图；图8是示出第一实施例中的半导体器件制造工序的工艺截面图；图9是示出第一实施例中的半导体器件制造工序的工艺截面图；图10是示出第一实施例中的半导体器件制造工序的工艺截面图；图11是示出第一实施例中的半导体器件制造工序的工艺截面图；图12是示出第一实施例中的半导体器件制造工序的工艺截面图；图13是示出第一实施例中的半导体器件制造工序的工艺截面图；图14是示出第一实施例中的半导体器件制造工序的工艺截面图；图15是示出第一实施例中的半导体器件制造工序的工艺截面图；图16是示出第一实施例中的半导体器件制造工序的工艺截面图；图17是示出第一实施例中的半导体器件制造工序的工艺截面图；图18是示出第一实施例中的半导体器件制造工序的工艺截面图；图19是示出第一实施例中的半导体器件制造工序的工艺截面图；图20是示出第一实施例中的半导体器件制造工序的工艺截面图；图21是示出第一实施例中的半导体器件制造工序的工艺截面图；图22是示出第一实施例中的半导体器件制造工序的工艺截面图；图23是示出第一实施例中的半导体器件制造工序的工艺截面图；图24是示出第一实施例中的半导体器件制造工序的工艺截本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：间部谦三，井上尚也，肱冈健一郎，林喜宏，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：
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