一种基于FPGA的加噪信号同步时钟提取装置，属于通信控制领域。加噪信号同步时钟提取装置包括AD采样电路，包括在FPGA中实现的数据采集模块、FIR低通滤波模块、电平判决模块、边缘检测模块、同频时钟生成模块和相位调整模块，本发明专利技术的数据采集和处理均使用硬件实现，充分发挥了硬件加速的优势；在FPGA平台上，使用verilog语言进行编程，实现系统的模块化，设计150阶FIR低通滤波器，对滤波后的信号检测上升下降沿，得到同步信号的周期，再通过同步相位，完成同步信号的提取，实现系统具有良好抗噪性、高速、高精确度的优点。
【技术实现步骤摘要】
本专利技术属于通信控制
，涉及一种时钟信号提取技术，特别涉及一种基于 FPGA的加噪信号同步时钟提取装置。
技术介绍
同步是通信系统中一个非常重要的实际问题。在通信系统中，同步具有相当重要的地位。通信系统能否有效地、可靠地工作，很大程度上依赖于有无良好的同步性。其中位同步，或称码元同步，是要在接收端确定每一个码元的起止时刻，实现对接收到的信息码元的正确判决。它是数字通信的诸多同步之中的首要问题，没有位同步信号，就在通信接收端无法正常恢复传输的数字编码信息。近年来，利用可编程逻辑器件相对于使用独立器件进行同步时钟信号的处理操作，在提高系统性能与集成度方面均有极大优势，同时，利用可编程逻辑器件能够针对应用需求进行系统设计，突破传统设计方式受器件限制较大的弊端。目前，提取位同步信号的方法有插入导频法和自同步法两种，而自同步法可分为滤波法和锁相法。(I)插入导频法为了得到码元同步的定时信号，首先要确定接收到的信息数据流中是否包含有位定时的频率分量。如果存在此分量，就可以利用滤波器从信息数据流中把位定时信息提取出来。若基带信号为随机的二进制不归零码序列，这种信号本身不包含位同步信号，为了获得位同步信号需在基带信号中插入位同步的导频信号，或者对该基带信号进行某种码型变换以得到位同步信息。插入导频法是在基带信号频谱的零点插入所需的导频信号，主要用于接收信号频谱中没有离散载频分量，或即使含有一定的载频分量，也很难从接收信号中分离出来的情况。插入导频法有单独的导频信号，一方面可以提取同步载波，另一方面可以利用它作为自动增益控制。但是，插入导频法中导频和信号间由于滤波不好而产生互相干扰，而且插入导频法要多消耗一部分不带信息的功率，降低信噪功率比。(2)自同步法当系统的位同步采用自同步方法时，发送端不专门发送导频信号，而直接从数字信号中提取位同步信号，这种方法在数字通信中经常采用，而自同步法具体又可分为滤波法和锁相法。a.滤波法根据基带信号的谱分析可以知道，对于不归零的随机二进制序列，不能直接从其中滤出位同步信号。但是，若对该信号进行某种变换，例如，变成单极性归零脉冲后，则该序列中就有f = 1/Tb的位同步信号分量，经一个窄带滤波器，可滤出此信号分量，再将它通过一个移相器调整相位后，就可以形成位同步脉冲。它的特点是先形成含有位同步信息的信号，再用滤波器将其滤出。而单极性归零边沿脉冲信号，由于其包含f = 1/Tb的位同步信号分量，一般作为提取位同步信号的中间变换过程。b.锁相法把采用锁相环来提取位同步信号的方法称为锁相法。在数字通信中，这种锁相电路常采用数字锁相环来实现。锁相环是一个相位误差控制系统。它比较输入信号和振荡器输出信号之间的相位差，从而产生误差控制信号来调整振荡器的频率，以达到与输入信号同频率同相位。采用锁相法提取位同步，它由高稳定度振荡器(晶振)、分频器、相位比较器和控制电路组成。高稳定度振荡器产生的信号经整形电路变成周期性脉冲，然后经控制器再送入分频器，输出位同步边沿脉冲信号。输入相位基准与由高稳定振荡器产生的经过整形的η 次分频后的相位脉冲进行比较，由两者相位的超前或滞后，来确定扣除或附加一个脉冲，以调整位同步脉冲的相位。自同步法不需导频信号，因此信号功率可以大一些，以提高噪功率比。可以防止插入导频法中导频和信号间由于滤波不好而引起的互相干扰，也可以防止信道不理想引起导频相位的误差(在信号和导频范围引起不同的畸变)。但是，有些调制系统并不能使用自同步法，如SSB(单边带)系统。
技术实现思路
针对现有技术存在的不足，本专利技术提出一种基于FPGA的加噪信号同步时钟提取装置，以达到系统具有良好抗噪性、高速、高精确度的目的。一种基于FPGA的加噪信号同步时钟提取装置，包括AD采样电路，此外，还包括 FPGA，所述的FPGA中包括数据采集模块、FIR低通滤波模块、电平判决模块、边沿检测模块、 同频时钟生成模块和相位调整模块，所述的边沿检测模块包括第一边沿检测模块、第二边沿检测模块，其中AD采样电路用于将输入的模拟谐波信号转换为12位的数字信号，提供给FPGA 做下一步的处理。数据采集模块用于驱动AD采样电路进行采样，并将AD采集电路采集的数据读取到FPGA内，提供给FIR低通滤波模块；FIR低通滤波模块用于对数字信号进行滤波，去除其中的高频噪声，将信号提供给电平判决模块；电平判决模块用于将滤波之后的信号判决为O或I的二值数据，产生方波信号， 提供给边沿检测模块；第一边沿检测模块用于检测方波信号的上升沿和下降沿，产生边沿脉冲信号并提供给同频时钟生成模块、相位调整模块；同频时钟生成模块用于将FPGA的系统时钟信号分频，产生与方波信号的边沿脉冲信号同频率的时钟信号，提供给第二边沿检测模块；第二边沿检测模块用于检测同频时钟信号的上升沿，产生边沿脉冲信号并提供给相位调整模块；相位调整模块用于比较方波信号的边沿脉冲信号与同频时钟信号的边沿脉冲信号之间的相位差，根据相位差调整同频时钟信号相位，产生输出与方波信号的边沿脉冲信号同步的时钟信号。所述的电平判决模块通过求取多个周期的滤波之后的信号幅度平均值得到判决电平，并采用滞回比较的方法比较滤波之后的信号和判决电平，从而产生跳变沿明显的方波信号。所述的边沿检测模块通过延时当前信号一个系统时钟周期得到延时信号，比较当前信号和延时信号是否相等，提取出信号边沿信息。所述的同频时钟生成模块在模块初始化时估算方波信号的边沿脉冲信号的频率， 生成与方波信号的边沿脉冲信号频率接近的时钟；在工作时，根据方波信号的边沿脉冲信号和生成时钟的频率关系，动态调整生成时钟的频率，使生成时钟的频率逐渐逼近方波信号的边沿脉冲信号的频率。所述的相位调整模块通过比较方波信号的边沿脉冲信号与同频时钟信号的边沿脉冲信号，判断其相位关系是超前、同相还是落后，并逐步调整同频时钟信号的相位使二者趋于同相位。本专利技术优点本专利技术的数据采集和处理均使用硬件实现，充分发挥了硬件加速的优势。在FPGA平台上，使用硬件编程语言进行编程，实现系统模块化。FIR低通滤波器模块和电平判决模块能有效的从有噪声的信道中恢复码元，相位调整模块采用逐步逼近的方法调节相位，当个别码元由于噪声产生较大畸变时，系统不会因此失去稳定，在实际应用中， 信道中的信噪比达到3 I。本专利技术能从其中正确提取同步时钟，并且系统具有良好抗噪性、高速、高精度的优点。附图说明图I本专利技术一种实施例的系统总体构成示意图；图2本专利技术一种实施例使用的AD采样模块电路图；图3本专利技术一种实施例的系统程序框图；图4本专利技术一种实施例使用的数据采集模块图；图5本专利技术一种实施例使用的低通滤波模块图；图6本专利技术一种实施例使用的转置形式FIR结构图；图7本专利技术一种实施例使用的低通滤波器的幅频响应图；图8本专利技术一种实施例使用的电平判决模块顶层文件示意图；图9本专利技术一种实施例使用的实现电平判决模块的程序流程图；图10本专利技术一种实施例使用的边沿检测模块顶层文件示意图；图11本专利技术一种实施例使用的实现边沿检测模块的程序流程图；图12本专利技术一种实施例使用的边沿检测模块的逻辑原理图；图13本专利技术一种实施例使用的同频时钟生成模块顶层文件示意图；图14本专利技术一种实施例使用的实现同频时钟生成模块的程序流本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：李晶皎，王泽坤，李欣，
申请(专利权)人：东北大学，
类型：发明
国别省市：
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