一种动态密码芯片制造技术

本发明专利技术公开了一种动态密码芯片，包括微处理器、密码算法加速引擎、存储有预设密钥的片上存储器以及实时时钟模块，所述微处理器、密码算法加速引擎、片上存储器以及实时时钟模块通过片上总线相互连接；所述微处理器用于协调各单元的工作，所述密码算法加速引擎用于根据所述片上存储器中的预设密钥以及实时时钟模块的实时时间完成密码运算。本发明专利技术实现了一种高性能、高安全性的动态密码芯片。

【技术实现步骤摘要】

本专利技术涉及密码安全领域，具体的说，涉及一种动态密码芯片。
技术介绍
电子商务网络信息系统在金融、商业、电信、文教等方面，正在发挥越来越大的作用，社会对网络信息系统的依赖日益增强，计算机网络已经成为社会发展的重要保证。计算机网络的最大优点是其开放性，然而，在给人们生活带来极大便利的同时，这种开放性对网络上信息的安全保护也提出了巨大的挑战。如何准确地鉴定一个人的身份、保护信息安全是当今信息化社会必须要尽快解决的一个关键性的社会问题。身份认证用于解决访问者的物理身份和数字身份的一致性问题，给其他安全技术提供权限管理的依据。早期，身份认证的一种常见方式是通过静态密码进行验证，但由于静态密码一般长时间不变，这一特点增加了其被破解的可能性。随着密码安全技术的发展，目前已经出现了动态密码，这种动态密码在每次使用密码进行身份认证等活动时，会自动产生一个新的一次性密码，从而提高了安全性能。然而，现有的动态密码产品，一般基于较为通用的密码算法，采用8或16位的单片机实现，普遍存在运算能力不足、安全性能差等缺陷，其安全性和性能方面仍然有待改进。
技术实现思路
有鉴于此，本专利技术提供了一种高性能、高安全性的动态密码芯片。为解决上述技术问题，本专利技术采用了如下技术方案—种动态密码芯片，包括微处理器、密码算法加速引擎、存储有预设密钥的片上存储器以及实时时钟模块，所述微处理器、密码算法加速引擎、片上存储器以及实时时钟模块通过片上总线相互连接；所述微处理器用于协调各单元的工作，所述密码算法加速引擎用于根据所述片上存储器中的预设密钥以及实时时钟模块的实时时间完成密码运算。在本专利技术的一种实施例中，所述密码算法加速引擎包括算术逻辑运算专用电路，所述片上存储器中存储有所述密码算法加速引擎的算法配置微代码，所述算术逻辑运算专用电路用于在所述算法配置微代码弓I导下完成算术逻辑运算。在本专利技术的一种实施例中，所述算术逻辑运算专用电路为32位算术逻辑运算专用电路，所述32算术逻辑运算包括32位逻辑与、32位逻辑或、32位逻辑异或、32位逻辑反、32位逻辑左移、32位数据相加和32位数据搬移。在本专利技术的一种实施例中，所述片上存储器包括带读写保护的Flash，所述配置微代码被存储在所述带读写保护的Flash中。在本专利技术的一种实施例中，所述实时时钟模块包括根据配置的校正值自动进行计时校正的校正寄存器。在本专利技术的一种实施例中，芯片可以根据应用需要在空闲状态下被配置成低功耗的休眠工作模式。3在本专利技术的一种实施例中，所述芯片还包括电压和温度测量模块。在本专利技术的一种实施例中，所述芯片还包括LCD驱动模块，所述LCD驱动模块设有专用于秒闪烁点的SEG 口和专用于进度条显示的SEG 口。在本专利技术的一种实施例中，所述芯片上设置有硬件看门狗模块。在本专利技术的一种实施例中，所述芯片还包括通信组件，所述通信组件包括用于微处理器的实时调试的JTAG 口和用于密钥写入与数据通信的串口。本专利技术的有益效果是通过设置密码算法加速引擎，能够实现高性能、高安全性的动态密码运算。附图说明图1为本专利技术实施例的动态密码芯片的逻辑框图2为本专利技术实施例的动态密码芯片的MCU核的逻辑框图3为本专利技术实施例的动态密码芯片的密码算法加速引擎的逻辑框图图4为本专利技术实施例的密码算法加速引擎的密码运算专用电路的逻辑框图图5为本专利技术实施例的电源管理的系统结构图6为本专利技术实施例的WDT的原理图7为本专利技术实施例的芯片初始化流程；图8为本专利技术实施例的芯片工作流程；图9为本专利技术实施例的工作时间片安排。具体实施例方式下面通过具体实施方式结合附图对本专利技术作进一步详细说明。如图1所示，本专利技术实施例的动态密码芯片，主要包括微处理器、密码算法加速引擎、片上存储器(存储单元)、RTC(Real-Time Clock，实时时钟模块)，各部分通过片上总线相连。下面分别对各个模块进行说明。微处理器主要包括微处理器核(MCU核)、程序存储区和数据存储区。它基于8052指令集，通过在原有指令集的基础上对微处理器的机器周期时序进行优化，使得完成一个指令周期只需要四个时钟周期，大大提高了微处理器的性能。微处理器负责协调片内各个单元工作，完成RTC校正等功能，是整个芯片的核心。如图2所示，MCU核包括控制单元、算术逻辑运算单元、总线接口单元，指令译码器和寄存器堆。控制单元分别与算术逻辑运算单元、总线接口单元、指令译码器和寄存器堆相连，以分别对算术逻辑运算单元、总线接口单元、指令译码器和寄存器堆进行控制。算术逻辑运算单元、总线接口单元、指令译码器则分别提供算术逻辑运算、总线接口、指令译码等功能；寄存器堆则包括多种寄存器，例如SFR(Special Function Register，特殊功能寄存器)O与MCU核配套的片上存储器包括3 字节Fla sh程序存储器、256字节的内部数据存储器、IOM字节的外部数据存储器。其中，Flash程序存储器映射到程序存储区。外部数据存储器以及MCU核的外设寄存器映射到数据存储区。内部数据存储器和MCU核的特殊功能寄存器映射到同一地址空间。片上存储器所包含的3 字节的Flash存储器被划分成两块地址编码在0 24K的存储空间带有读写保护机制，用于存放密码算法加速引擎的配置微代码，一旦读写保护位有效，便无法从片外访问该存储空间，也无法改变该存储空间里面的数据，改变读写保护状态的唯一办法是把该存储空间的全部数据和读写保护位全部擦除；地址编码在24K 32K的存储空间用来存放用户程序，可以任意访问、改写。本专利技术实施例的MCU核为8位嵌入式微处理器核，它是应用软件的运行平台，负责处理数据和操控片上其它功能部件和总线，是整个芯片的核心。通过采用与8052单片机兼容的指令集，并在原有指令集的基础上对微处理器的机器周期时序进行优化，在很大程度上简化了 SOC(System on Chip，片上系统，或系统级芯片)芯片的设计、提升了芯片的性能、降低了系统的功耗以及缩减了芯片的面积和成本。为提高微处理器的安全性，微处理器核还增加了存储器的读写保护控制单元，以及设置了敏感数据区在被非法读取时自动清零等机制。本专利技术实施例的动态密码芯片，针对密码运算的特点集成了密码算法加速引擎。密码算法加速引擎的逻辑框图如图3所示，它是密码运算的核心组件，是一个具有32位密码运算能力的专用电路，能够在一个时钟周期内完成一次密码运算中常见的32位算术逻辑运算，包括32位逻辑与、32位逻辑或、32位逻辑异或、32位逻辑反、32位逻辑左移、32位数据相加、32位数据搬移等操作。根据实际的密码运算需要配置32位密码运算专用电路，可以使密码算法硬件化。而控制密码运算专用电路的配置微代码则固化在程序存储区即Flash的前24K空间中，并使用Flash读写保护位实现对该程序段进行读写保护的功能。Flash读写保护位一旦写入，便无法从片外访问该存储空间，也无法改变该存储空间里面的数据，改变读写保护状态的唯一办法是把该存储空间的全部数据和读写保护位全部擦除。密码算法加速引擎的配置代码及相应的读写保护可以在芯片出厂时就进行设置，从而确保该芯片在使用阶段的安全性，满足了密码运算对算法程序安全性的需求。用户密钥保存区位于SRAM中，密码算法加速引擎可以直接访问，加速引擎在运算本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：麦宋平，
申请(专利权)人：深圳同方电子设备有限公司，
类型：发明
国别省市：