一种分立栅快闪存储器制造方法，包括：提供衬底，所述衬底包括至少两个第一区域以及位于第一区域之间的第二区域，所述衬底表面形成含有开口的刻蚀阻挡层，所述开口暴露衬底；以所述刻蚀阻挡层为掩膜沿所述开口刻蚀所述衬底，在第一区域衬底内形成凹槽；在所述凹槽表面形成隧穿层，形成填满所述凹槽且厚度大于所述凹槽深度的浮栅；形成覆盖所述浮栅和衬底的阻挡层；形成覆盖阻挡层的字线。相应地，本发明专利技术还提供根据上述方法得到的分立栅快闪存储器。利用本发明专利技术提供的分立栅快闪存储器及其制造方法可以克服短沟道效应，并且有利于实现器件的小型化。
【技术实现步骤摘要】
本专利技术涉及ー种快闪存储器，尤其涉及ー种。
技术介绍
在目前的半导体产业中，集成电路产品主要可分为三大类型模拟电路、数字电路和数/摸混合电路，其中存储器件是数字电路中的ー个重要类型。而在存储器件中，近年来闪速存储器(flash memory，简称闪存)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。闪存的标准物理结构称为存储単元(bit)。存储单元的结构与常规MOS晶体管不同。常规的MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层 (oxide)；而闪存在控制栅(CG:C0ntr0l gate，相当于常规的MOS晶体管的栅极)与导电沟道间还多了一层物质，称之为浮栅(Refloating gate)。由于浮栅的存在，使闪存可以完成三种基本操作模式即读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。图1给出了一个现有的分立栅快闪存储器的结构示意图。每个存储単元包括两个存储管10和与之相邻的擦除栅20 (EG erasing gate)。图1中主要包括一个存储単元，该存储単元的两个存储晶体管共用ー个擦除栅20，所述存储晶体管包括浮栅 11、控制栅13，所述浮栅11与控制栅13间具有层间绝缘层(未标记)；同时在控制栅13和层间绝缘层两侧形成有侧墙12，所述浮栅11靠近层间绝缘层的ー侧两边被刻掉部分，且所述侧墙12位于所述浮栅11的被刻掉的部分上。所述擦除栅20与浮栅11之间具有隧穿绝缘层14。由于所述浮栅11的物理特性与结构，其可以储存电荷，根据储存电荷的情況，可以通过在浮栅11上存在或者不存在电荷来表示ニ进制状态。从而可以存储一位ニ进制数据。浮栅11中储存电荷的状态和其所代表的ニ进制数据(0或1)之间的对应关系可以有不同的定义，一般而言，当浮栅11被注入负电子时，该位就由数字“ 1”被写成“ 0”，这ー过程为写入，也可称为编程模式；相对的，当负电子从浮栅11中移走后，该位就由数字“0”变成 “1”，此过程称为擦除。关于电子注入或擦除的技术在业界有许多探讨，其中编程时通常采用隧穿注入(channel hot injection)机理。在编程时，源极15接地，控制栅的电压大于漏极电压吋，浮栅11与导电沟道间氧化层的能带会变窄，因此在导电沟道中的负电子会被加速，能从沟道跃迁到浮栅11中，从而完成编程。擦除信息时通常运用i^wler-Nordheim(简写F-N)隧道效应，此时控制栅13接地，擦除栅20加正电压，电子由浮栅11隧穿至擦除栅 20，完成对浮栅11中电荷的擦除。现有的分立栅快闪存储器中，结构较为复杂，影响器件按比例縮小，尤其进入 130nm特征尺寸之后，器件结构的对准以及部分形成ェ艺难以实现，造成良品率或者器件性能的下降。
技术实现思路
本专利技术解决的问题是提供ー种可以提高分立栅快闪存储器性能，并且有利于分立栅快闪存储器小型化的。为解决上述问题，本专利技术提供的ー种分立栅快闪存储器制造方法，包括提供衬底，所述衬底包括至少两个第一区域以及位于第一区域之间的第二区域， 所述衬底表面形成含有开ロ的刻蚀阻挡层，所述开ロ暴露衬底；以所述刻蚀阻挡层为掩膜沿所述开ロ刻蚀所述衬底，在第一区域衬底内形成凹fe ；在所述凹槽表面形成隧穿层，形成填满所述凹槽且厚度大于所述凹槽深度的浮栅；形成覆盖所述浮栅和衬底的阻挡层；形成覆盖所述阻挡层的字线。优选地，形成覆盖第一区域和第二区域的字线的步骤包括形成覆盖所述阻挡层的第二多晶硅层；在所述第二多晶硅层表面形成光刻胶层，以所述光刻胶层为掩膜，刻蚀所述第二多晶硅层，直至暴露所述衬底，形成字线。优选地，所述第二区域的宽度不超过0. 18微米。优选地，所述阻挡层的厚度不超过100埃。优选地，所述第一凹槽的深度小于或者等于存储晶体管能够避免短沟道效应的最佳沟道长度与现有光刻エ艺最小尺寸之差的二分之一。相应地，本专利技术还提供ー种分立栅快闪存储器，包含衬底，所述衬底包含至少两个第一区域以及位于第一区域之间的第二区域；快闪存储单元，所述快闪存储单元包含 部分位于第一区域衬底内的浮栅；所述浮栅与衬底与隧穿层隔离；覆盖第一区域和第二区域的字线，所述字线与浮栅及衬底通过阻挡层隔离。优选地，所述第二区域的宽度不超过0. 18微米。优选地，浮栅嵌入衬底中的深度小于或者等于存储晶体管能够避免短沟道效应的最佳沟道长度与现有光刻エ艺最小尺寸之差的二分之一。优选地，所述阻挡层的厚度不超过100埃。与现有技术相比，本专利技术将浮栅嵌入衬底，具有以下优点第一，沟道长度等于浮栅的长度加上两倍的浮栅厚度，从而克服了短沟道效应；第二，在同样的沟道长度下，利用本专利技术所提供的可以减小浮栅的宽度，从而有利于实现器件的小型化；第三、可以实现长字线沟道，且简化工艺。附图说明图1是现有的分立栅快闪存储器剖面示意图；图2是本专利技术所提供的分立栅快闪存储器制造方法流程示意图；图3是本专利技术的一个实施例所提供的分立栅快闪存储器制造方法流程示意图；图4至图9是本专利技术的实施例的示意图；图10是本专利技术一个实施例中，热电子运动方向示意图。具体实施方式由
技术介绍
可知，现有的分立栅快闪存储器中，结构较为复杂，器件结构的对准以及部分形成エ艺难以实现，造成良品率或者器件性能的下降。一种解决的办法是省略专用的擦除柵，但是受现有光刻エ艺的制约，沟道长度难以进ー步减小，并且短沟道效应也是制约分立栅快闪存储器发展重要原因之一。本专利技术的专利技术人针对上述问题进行研究，在本专利技术中提供一种可以克服短沟道效应，并且有利于器件小型化的。图2为本专利技术所提供的分立栅快闪存储器制造方法的流程示意图，本专利技术所提供的分立栅快闪存储器制造方法，包含步骤S101，提供衬底，所述衬底包括至少两个第一区域以及位于第一区域之间的第二区域，所述衬底表面形成含有开ロ的刻蚀阻挡层，所述开ロ暴露衬底；步骤S102，以所述刻蚀阻挡层为掩膜沿所述开ロ刻蚀所述衬底，在第一区域衬底内形成凹槽；步骤S103，在所述凹槽表面形成隧穿层，形成填满所述凹槽且厚度大于所述凹槽深度的浮栅；步骤S104，形成覆盖所述浮栅和衬底的阻挡层；步骤S105，形成覆盖所述阻挡层的字线。本专利技术所提供的具有以下优点第一，沟道长度等于浮栅的长度加上两倍的浮栅厚度，从而克服了短沟道效应；第二，在同样的沟道长度下，利用本专利技术所提供的可以减小浮栅的宽度，从而有利于实现器件的小型化；第三、可以实现长字线沟道，且简化工艺。下面结合附图和实施方式对本专利技术所提供的本专利技术所提供的分立栅快闪存储器制造方法进行详细描述。图3为本专利技术的一个实施例的流程示意图，本实施例包括步骤S201，提供衬底，所述衬底包括至少两个第一区域以及位于第一区域之间的第二区域，所述衬底表面形成含有开ロ的刻蚀阻挡层，所述开ロ暴露衬底；步骤S202，以所述刻蚀阻挡层为掩膜沿所述开ロ刻蚀所述衬底，在第一区域衬底内形成凹槽；步骤S203，在所述凹槽表面形成隧穿层，形成填满所述凹槽且厚度大于所述凹槽深度的浮栅；步骤S204，形成覆盖所述浮栅和衬底的阻挡层；步骤S205，在阻挡层表面形成第二多晶硅层；步骤S206，在所述第二多晶硅层表本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：曹子贵，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：
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