本发明专利技术公开一种栅总线加强沟槽MOS器件及其制造方法，包括：位于中部的有源区和位于周边包围有源区的栅总线区；所述有源区由若干重复排列的沟槽MOS单胞并联构成；每个沟槽MOS单胞内设置有栅沟槽；所述栅沟槽内壁被栅氧化层覆盖；所述栅总线区内设置有若干栅总线沟槽，所述栅总线沟槽与所述栅沟槽互相连通，所述栅总线沟槽被隔离氧化层覆盖；所述隔离氧化层的厚度大于所述栅氧化层的厚度；所述栅总线沟槽底部外延层内设置有掺杂加强区；所述掺杂加强区的掺杂浓度大于所述外延层的掺杂浓度。本发明专利技术通过加强栅总线提升了沟槽MOS器件的性能和器件可靠性。
【技术实现步骤摘要】
本专利技术涉及功率MOS场效应管及其制造方法，特别涉及一种栅总线加强的沟槽 MOS场效应管器件及其制造方法。
技术介绍
沟槽MOS器件广泛应用于功率类电路中，作为开关器件连接电源与负载。如图I 所示，沟槽MOS器件中包含有栅极沟槽6和源极区7的最小重复单元称为单胞，这些单胞周期排列组成有源区I。有源区I内各单胞源极区7上设有源极接触孔15。有源区I外围， 包围有源区I设置有沟槽MOS栅总线区2。栅总线区2内设置有栅总线沟槽10，连通有源区I内的栅沟槽6。各栅总线沟槽10上设有栅极接触孔16。在图2中，显示了图I栅总线区2A-A位置和有源区IB-B位置所对应的剖面示意图。制作沟槽MOS器件的硅片通常由重掺杂的衬底和轻掺杂的外延层4构成；重掺杂衬底构成沟槽MOS漏极区3。栅总线由位于外延层4内垂直于硅片表面的栅总线沟槽10、栅氧化层9、和栅总线导电多晶硅11构成。沟槽MOS单胞由位于外延层4表面的源极区7，位于外延层4上部包围源极区7的阱层5，以及由垂直于硅片表面的栅沟槽6、栅氧化层9、和栅导电多晶硅8构成的栅极构成。栅总线沟槽10和栅沟槽6相互连通；栅总线导电多晶硅11 和栅导电多晶硅8相互连接。在外延层4上表面设有层间介质层14 ;以及穿透层间介质层 14连接所述源极区7的源极接触孔15和穿透所述层间介质层14连接所述栅总线导电多晶硅11的栅极接触孔16。沟槽MOS芯片所能承受的最大反向偏置电压由外延层4的厚度和掺杂浓度决定， 导通电流的大小则由导电沟道的宽度，即栅沟槽6图形的总边长决定。缩小单胞的尺寸可以实现更高的单胞密度，意味着更大的导电沟道有效宽度，这样在器件导通状态下可以减小功率损失，提高器件性能。同时，在同样导通电流能力要求下，更高的单胞密度意味着较小的芯片面积即可满足要求；芯片而积减小可以在相同尺寸的晶圆上生产出更多数目的芯片，从而降低器件成本。伴随着单胞尺寸的缩小，栅沟槽6的开口尺寸随之减小；因为栅极接触孔16的存在，栅总线沟槽10的开口尺寸则无法相应减小。基于现有的沟槽MOS器件及制造工艺，由于栅总线沟槽10的开口尺寸大于栅沟槽6的开口尺寸，刻蚀负载效应导致栅总线沟槽10 的深度大于栅沟槽6深度；这使得栅总线沟槽10底部与漏极区3之间的外延层厚度dl小于栅沟槽6底部与漏极区3之间的外延层厚度d2。同时，栅总线沟槽10与栅沟槽6被同样厚度的栅氧化层9所覆盖，并且栅总线沟槽10底部外延层与栅沟槽6底部外延层具有相同的掺杂浓度。因此，在MOS器件反向偏置时，栅总线沟槽10底部的氧化层将承受更大的电场强度。该强电场会引起栅总线沟槽10底部氧化层提前失效，影响器件寿命和可靠性。同时，该强电场会在栅总线沟槽10底部外延层内引入产生中心区域，造成器件漏电偏大，影响器件性能和可靠性。为此，如何克服上述不足，并进一步优化沟槽MOS器件性能和提高器件可靠性是本专利技术研究的课题。
技术实现思路
本专利技术目的是提供一种栅总线加强的沟槽MOS器件及其制造方法，加强了栅总线区域，有效降低了栅总线沟槽底部氧化层承受的电场强度，同时抑制产生中心的形成；从而提升沟槽MOS器件的性能和器件可靠性。为达到上述目的，本专利技术采用的第一技术方案是一种栅总线加强的沟槽MOS器件，该器件由位于中部的有源区和位于周边包围有源区的栅总线区构成。如图3所示，在栅总线和有源区的截面上，所述器件包括位于硅片背面第一导电类型重掺杂的漏极区，位于漏极区上方第一导电类型轻掺杂的外延层。所述有源区由若干重复排列的沟槽MOS单胞并联构成；每个沟槽MOS单胞包括位于所述外延层内上部的第二导电类型轻掺杂的阱层；穿过所述阱层并延伸至外延层内的栅沟槽；在所述阱层上部内且位于所述栅沟槽周边的第一导电类型重掺杂的源极区；所述栅沟槽内第一导电类型重掺杂的栅导电多晶硅；所述栅导电多晶硅与栅沟槽内壁之间的栅氧化层。所述栅总线区由若干栅总线构成，每个栅总线包括位于所述外延层内的栅总线沟槽；所述栅总线沟槽内第一导电类型重掺杂的栅总线导电多晶硅；所述栅总线导电多晶硅与栅总线沟槽内壁之间的隔离氧化层；包裹所述栅总线沟槽的底部，位于所述外延层内的第一导电类型掺杂加强区。所述栅总线沟槽与所述栅沟槽互相连通；所述栅总线沟槽开口尺寸大于所述栅沟槽开口尺寸；所述栅导电多晶硅与所述栅总线导电多晶硅互相连接；所述隔离氧化层的厚度大于所述栅氧化层的厚度；所述掺杂加强区的掺杂浓度大于所述外延层的掺杂浓度。I、作为优选方案，所述外延层上表面设有层间介质层；穿透所述层间介质层连接所述源极区的源极接触孔；穿透所述层间介质层连接所述栅总线导电多晶硅的栅极接触孔。2、作为优选方案，所述隔离氧化层的厚度是所述栅氧化层厚度的I. I倍至40倍。3、作为优选方案，所述掺杂加强区杂质掺杂浓度是所述外延层杂质掺杂浓度的 I. I倍至1000倍。为达到上述目的，本专利技术采用的第二技术方案是一种用于制造所述栅总线加强的沟槽MOS器件的制造方法，如图4C - 4D所示，该方法包括下列工艺步骤步骤一、在作为MOS漏极区的第一导电类型重掺杂单晶硅衬底上，生长第一导电类型轻掺杂外延层；步骤二、在外延层表面沉积氮化硅介质层；步骤三、对氮化硅介质层实施光刻，定义出沟槽图形；包括栅沟槽图形和栅总线沟槽图形；步骤四、采用干法刻蚀方法，选择性除去未被光刻胶保护的氮化硅，曝露出沟槽图形对应的外延层，而除去光刻胶后保留下来的氮化硅介质层作为介质硬掩膜使用；步骤五、以介质硬掩膜为保护，采用干法刻蚀方法选择性刻蚀曝露出的外延层单晶硅，在外延层中形成沟槽；步骤六、在整个结构表面生长隔离氧化层，有介质硬掩膜覆盖的区域不会生长；步骤七、以介质硬掩膜为保护，进行第一导电类型杂质的离子注入，在沟槽底部的隔离氧化层内形成第一导电类型临时掺杂区；步骤八、实施光刻，曝露出有源区。采用湿法腐蚀，选择性去除未被光刻胶保护的覆盖栅沟槽的隔离氧化层；步骤九、实施热扩散，将临时掺杂区内的杂质扩散入外延层中，形成包裹栅总线沟槽底部的掺杂加强区；步骤十、采用湿法腐蚀，选择性去除介质硬掩膜；然后在整个结构表面生长栅氧化层； 至此，栅沟槽被栅氧化层覆盖，栅总线沟槽被隔离氧化层覆盖；步骤十一、在整个结构上沉积第一导电类型重掺杂导电多晶硅，完全填充满上表面的凹陷；步骤十二、采用干法刻蚀方法，选择性除去部分导电多晶硅，使栅导电多晶硅上表面与外延层上表面平齐；由于栅总线沟槽开口尺寸大于栅沟槽开口尺寸，栅总线导电多晶硅上表面略低于外延层上表面；步骤十三、实施光刻，曝露出有源区，进行第二导电类型的离子注入，在有源区形成第二导电类型的阱层；随后进行第一导电类型的离子注入，在阱层内形成第一导电类型重掺杂的源极区；步骤十四、在整个结构表面沉积二氧化硅层，或者二氧化硅层和氮化硅层构成的复合介质层，构成器件层间介质层；步骤十五、实施光刻定义出接触孔图形，经过对层间介质层和单晶硅的干法刻蚀，在阱层中制作出底部低于源极区的源极接触孔。同时，经过对层间介质层和栅总线导电多晶硅的干法刻蚀，形成连接栅总线导电多晶硅的栅极接触孔。由于上述技术方案运用，本专利技术与现有技术相比具有下列优点和效果本专利技术中覆盖栅总线沟槽的隔离氧化层厚度显著增大。承担同样反向偏置电压情况下，栅总线沟槽底部氧化层内电场强度有效降低。即使进本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：刘伟，王凡，
申请(专利权)人：苏州硅能半导体科技股份有限公司，
类型：发明
国别省市：
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