本发明专利技术涉及在具有分区的扫描链的集成电路(IC)中实施的测试控制器，其提供了执行扫描测试中的增强的控制。根据一个方面，测试控制器能够选择性地控制用于独立的IC的不同扫描链的扫描测试的扫入、扫出和捕获相位。测试控制器与外部测试器接合所需要的管脚的数目小于测试控制器能够支持的分区的数目。根据另一个方面，IC包括相应于每个分区的寄存器，从而支持跳变故障(或者LOS)测试。根据另一个方面，具有分区的扫描链的IC包括串并转换器和并串转换器，由此最小化支持扫描测试所需要的外部管脚。
【技术实现步骤摘要】
【国外来华专利技术】
本公开的实施例通常涉及集成电路的测试，并且更具体地涉及在具有分区的扫描链的集成电路的扫描测试中提供增强控制。
技术介绍
基于扫描的测试(扫描测试)通常被执行以测试集成电路(IC)。扫描测试通常涉及测试方法，其中IC中的存储元件(例如，触发器(flip-flop))被连接为扫描链，测试向量经由在IC上提供的输入测试管脚移位到扫描链中，所述IC被置为评估模式(捕获相位)，使得所述输入被评估，并且捕获周期中所获得的相应的响应向量经由输出测试管脚移出。响应向量中的比特值与期望的输出相比较，从而确定IC中的任何故障状态。IC通常设计有分区的扫描链，意味着每个分区的扫描链包含相应的存储元件组， 其可操作为扫描链从而接收相应的测试向量。如相关领域中公知的，为了一些原因使用分区的扫描链，例如为了期望的隔离的分区组的可测试性、不同频率中的不同分区的可操作性、电源管理等等。通常期望在这些环境中提供更多控制，以便可以采用适于相应的环境的测试。
技术实现思路
具有分区的扫描链的集成电路(IC)中实现的测试控制器提供执行扫描测试中的增强控制。根据一方面，测试控制器可以选择性地将用于IC的不同的扫描链的扫描持续时间控制为独立的。独立性显示在为分区选择扫描持续时间(持续时间的开始和长度)而不考虑用于相同测试的另一个分区的扫描持续时间的能力。这意味着任何两个扫描持续时间能够适合具体情况地被重叠或不重叠。将测试控制器与外部测试器接合所需要的管脚的数目小于测试控制器能够支持的分区的数目。根据另一个方面，IC包括具有相应于每个分区的比特的寄存器，从而当能够独立地扫描每个扫描链时，支持跳变故障(或者L0S)测试。寄存器用于将被扫描的第一向量的最后的比特存储到第一扫描链，并且与被扫描的第二向量的最后的比特一起提供到第二扫描链。在(进入各自的链的)两个最后的比特中进行扫描之后即评估该电路，从而执行LOS 测试。所述寄存器可以包含多个比特，从而存储多个扫描链的最后的比特，以便LOS测试能够关于多个扫描链被支持。根据另一个方面，具有分区的扫描链的IC包括串并(SPC)和并串(PSC)转换器， 从而最小化支持扫描测试所要求的外部管脚。在一个实施例中，在较高频率下提供更小的数据单元到SPC，其连接多个更小的数据单元，从而形成更大的单元，然后该单元的比特被扫描到相应的扫描链中。因此减少了在IC上从外部测试器接收比特的管脚的数目。逆向逻辑可以用于PSC中，从而同样减少发送被扫描出的数据的管脚的数目。下面参考用于说明的示例描述本专利技术的一些方面。应该理解，阐述多个具体细节、关系和方法从而提供对本专利技术的充分理解。然而，相关领域的技术人员会容易认识到，本专利技术能够在不具有一个或更多个具体细节的情况下被实践或者以其他方法实践，等等。在其他的情况下，公知的结构或者操作未被详细示出， 从而避免了混淆本专利技术的特征。附图说明图1是其中能够实现本专利技术的一些特征的示例环境的框图。图2是示出了在本专利技术的实施例中的具有多个扫描分区的IC的框图。图3是在本专利技术的实施例中在具有分区的扫描链的IC中实现的分区选择器电路的框图。图4A和4B是示出了在本专利技术的实施例中在IC中的扫描测试期间的波形的时序图。图5是本专利技术的实施例中的测试控制器的框图。图6是描述了在本专利技术的实施例中提供作为到ATPG工具的输入的IC的设计信息的图示。图7是示出了在实施例中由ATPG工具生成的示例性测试向量/比特的图示。图8A和8B是示出了在实施例中可以执行启动捕获(LOC)测试的方式的示例性时序图。图9是在本专利技术的实施例中支持跳变故障测试的IC的框图。图IOA是示出了用于启动移位(LOS)测试的示例性测试方案的简化的框图。图IOB是在实施例中指定启动和捕获脉冲将应用的分区的示例性表格的图示。图10C-10G是相应于在图IOB的表格中列出的测试方案的时序图。图11是在实施例中具有用于扫描测试的减少数目的测试管脚的IC的框图。图12是示出了在本专利技术的实施例中实现串并转换器的方式的框图。图13是示出了在本专利技术的实施例中实现并串转换器的方式的框图。具体实施例方式下面用一些用于说明的示例描述各种实施例。1.示例性环境图1是示例性环境的框图，其中能够实现本专利技术的一些特征。所述框图示出了包括测试器110和集成电路(IC) 120。示出IC 120(可以是片上系统/SoC)包括解压缩器130、 扫描链140和压实器150。为了简明，图中只示出了单个IC。然而，能够使用测试器110对多个IC同时测试。测试器110在到IC 120中的解压缩器130的路径112(SI)上提供压缩形式的测试向量，并且在自压实器150的路径121 (SO)上接收表示压缩形式的测试的捕获的结果的响应向量。测试器110可以比较响应向量中的比特值与期望值，从而确定IC 120中的故障。 测试器110在路径170上提供了扫描使能信号(SE)，并且经由路径160 (CLK)提供一个或更多个时钟到IC 120，其中所述时钟在扫描测试期间配合IC 120的操作。测试器110也可以提供配置数据，以便经由路径181指定时钟的配置并在IC 120中产生控制信号，以用于指定IC 120中的分区的数目等等。解压缩器130解压缩在路径112(SI)上接收的测试向量，并且经由路径134将测试向量以未压缩的形式提供到扫描链140。压实器130压缩在路径145上接收的响应向量， 并且经由路径121 (SO)提供相应的压缩响应向量到测试器110。如相关领域中公知的，能够使用各种方法基于组合和/或时序电路实现解压缩器和压实器模块。扫描链140包括IC 120的触发器元件，其设法使用基于扫描的方法被测试。贮存元件可以被设计为操作为一个或更多个扫描链(例如，其可以实现为分区的扫描链)，每个贮存元件均包括存储元件，该存储元件在测试向量的移入和响应向量的移出期间连接作为移位寄存器。响应向量包含(在捕获循环期间的)组合逻辑的评估的结果(响应比特)，该组合逻辑在测试向量的移入完成时进行测试。尽管为了简明没有示出，但是IC 120包含各种其他元件，例如设计出组合逻辑元件，其与扫描链140中的贮存元件结合操作以提供实用的IC 120。此外，IC 120可以包含相应的电路(例如，测试控制器)，从而在内部产生各种时钟和控制信号，该时钟和控制信号用于协调扫描测试操作并且被提供到扫描链140中的存储元件。基于自测试器110接收的时钟160 (CLK)可以产生时钟。应当注意，路径SI和SO可以包含/表示多个信号线路(每个线路在给定时间传送单个比特)，并且因此，IC 120可以包含相应数目的管脚，从而连接到信号线路，并且被显示标记为SI和SO。本专利技术的一些特征使在具有分区的扫描链的集成电路的扫描测试中的增强控制成为可能。因此，下面描述包含扫描链的示例性集成电路的细节。2.集成电路图2是示出了一个实施例中的IC的细节的框图。可以用于代替图1中的IC 120 的IC 200被显示为包括解压缩器210A-210N、分区220A-220N、压实器230A-230N、多路复用器(MUX) 250和测试控制器270。解压缩器210A-210N中的每一个解压缩经由信号线路112(SI)接收的压缩的测试向量，并且将解压缩的本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：A·D·黑尔斯，S·K·纳基蒂，R·A·帕雷克吉，S·拉维，R·K·蒂瓦里，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：
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