本发明专利技术公开了一种具有非均匀介电层的集成电路(IC)封装衬底。该IC封装衬底是介电层和金属层交替堆叠的多层封装衬底。封装衬底中的介电层具有不同的厚度。金属层可以是接地层、信号层或电源层。在封装衬底中较厚的介电层被放置在信号层和电源层之间。该较厚的介电层可以是封装衬底中的其他介电层的至少两倍厚。该较厚的介电层可以在封装衬底中提供较好的阻抗控制。
【技术实现步骤摘要】
【国外来华专利技术】具有非均匀介电层厚度的IC封装
技术介绍
存在设法满足不同应用的很多不同类型的集成电路(IC)封装。一些更普通的IC 封装包含倒装芯片封装和丝焊球栅阵列(BGA)封装。IC封装通常包含IC芯片和其他元件如放置在衬底上的封装退耦(OPD，on-package de-coupling)电容器。BGA封装的衬底的底面通常充满焊料球。IC封装的底部的这些焊料球将IC封装连接到印刷电路板(PCB)。通过IC封装中的衬底和IC封装底部上的焊料球将来自IC芯片的信号传输给 PCB。IC封装的衬底通常包含大量水平的和垂直的传输线，这些传输线将IC芯片连接到IC 封装底面上的焊料球。IC封装的衬底通常是多层衬底，其包含由介电层分开的多个电源层和接地层及信号迹线。通常，衬底层是由多个介电层和金属层交替堆叠而形成的。每个金属层可以是接地层、电源层或信号层。金属层被堆叠成使得电源层和信号层每一个具有两层接地层即顶部和底部作为参考层。在被路由到PCB上之前，来自IC芯片的信号通过衬底的金属层上的迹线被传输到封装底部上的焊料球。若干因素影响IC封装中的信号完整性，例如传输路径的阻抗匹配、串扰噪声 (crosstalk noise)、回波损耗和插入损耗。单端信号迹线需要具有500hms的特征阻抗，而差分信号迹线则需要具有IOOOhms的特征阻抗。对于具有极高数量I/O的IC封装，IC封装的介电层必须足够薄以便支持窄传输迹线，以便维持所需的阻抗和调节高的I/O密度。例如，对于具有每层35 μ m的电介质厚度的典型衬底，传输迹线要实现IOOOhms的差分阻抗所需要的迹线宽度小于20 μ m。为了更好的阻抗匹配，更薄的介电层将需要更窄的迹线。具有窄迹线的较薄介电层也可有助于减少迹线之间的串扰。然而，在大多数情形中，由于制造业的约束，存在对衬底层上的迹线宽度能窄到何种程度的限制，并且可以实现的最窄迹线宽度通常大于20 μ m。因此，期望的是具有精确的阻抗控制而不需要窄得多的迹线宽度。也期望能够根据需要增加层厚度而不增加串扰噪声。在此背景下提出本专利技术。
技术实现思路
本专利技术的实施例包含用于形成具有非均勻介电层厚度的IC封装衬底的装置和方法。应该理解，本专利技术可以以多种方式例如程序、装置、系统或设备来实现。本专利技术的几种独创性实施例描述如下。在一个实施例中，公开一种IC封装衬底。该IC封装衬底是介电层和金属层交替堆叠的多层衬底。该IC封装衬底中的介电层具有不同的厚度。例如，IC封装衬底中的某些介电层可以比其余的介电层更厚。金属层由信号层、接地层和电源层组成。为了阻抗控制的目的，将更厚的介电层放置在信号层和电源层之间。在根据本专利技术的另一个实施例中，公开另一种IC封装衬底。该IC封装衬底是具有多个金属层和介电层的多层衬底。该封装衬底可被划分成不同的区域，例如高速串行接口(HSSI)区域和较低速I/O区域。例如，HSSI区域可以具有与金属层交替堆叠的较厚介电层，而其他区域可以具有与金属层堆叠的较薄介电层。在一个实施例中，HSSI区域中的介电层的厚度是较低速区域中的介电层的厚度的两倍。在一个实施例中，两个或更多个介电层可以堆叠在一起以便在IC封装衬底的HSSI区域内形成较厚的介电层。在又一个实施例中，公开一种IC封装。该IC封装具有设置在封装衬底的表面上的IC。该封装衬底具有多个区域。该封装衬底的第一区域由交替堆叠的多个金属层和介电层组成。第一区域中的每一个介电层具有相同的厚度。该封装衬底的第二区域由与具有非均勻厚度的介电层交替堆叠的多个金属层组成。结合附图，由本专利技术的示例原理图解说明的本专利技术的其他方面将通过以下具体描述变得显而易见。附图说明通过结合附图参考以下描述，可最好地理解本专利技术，其中图1例示而非限制地显示示例性倒装芯片BGA IC封装。图2A例示而非限制地显示描述示例性多层封装衬底结构中的层的简化示意图。图2B例示而非限制地显示关于图2A的结构的交替多层封装衬底结构。图3A例示而非限制地显示具有微孔、镀通孔(PTH)和信号迹线的示例性多层封装衬底结构的横截面图。图;3B例示而非限制地显示根据本专利技术的一个实施例具有非均勻介电层的多层封装衬底的替换横截面图。具体实施方式以下实施例描述了用于创建具有非均勻介电层厚度的IC封装衬底的装置和方法。然而，显然易见的是，对于本领域技术人员而言，可以在没有某些或所有这些具体细节的情况下实施本专利技术。在其他实例中，为了避免不必要地模糊本专利技术，没有详细地描述众所周知的操作。此处描述的实施例提供了创建具有变化厚度的介电层的IC封装衬底以实现更好的阻抗控制的技术。一个实施例描述了具有介电层的封装衬底，所述介电层在整个衬底区域内不必具有均勻的厚度。例如，某些部分衬底内的介电层可以是其他部分衬底内的介电层的两倍厚。在一个实施例中，在衬底中通常放置在传输迹线之下的一层内的接地层或接地平面(ground planes)被移除，由此可增加电介质厚度而不增加封装厚度。增加的电介质厚度提供更好的阻抗控制。在另一个实施例中，具有高速串行接口(HSSI)传输线的衬底区域与具有较低速传输线的其他衬底区域相比具有较厚的介电层。图1例示而非限制地显示示例性倒装芯片BGA IC封装100。放置在封装衬底108 一侧上的IC 102被倒装并且通过焊料凸点106被连接到封装衬底108上。封装衬底108 和焊料凸点106之间的空腔充满底部填充剂(underfill) 103。底部填充剂103是用于填补缝隙和保护焊料凸点106和封装衬底108之间的焊接接缝的密封树脂。无源元件例如OPD 电容器130可以围绕IC 102被放置在封装衬底108上。热界面材料(TIM) 122被放置在ICCN 102549739 A102和盖子120之间，以便更好地散热。盖子120通过粘合剂IM附连到加强件123并由加强件123支撑。焊料球被设置在封装衬底108的相反侧。来自IC 102的信号通过焊料凸点106、封装衬底108和焊料球104传播到IC封装100的外面。IC封装100可以被安装在印刷电路板(PCB)上。衬底108通过焊料凸点106和焊料球104将IC 102电连接到安装有IC封装100的PCB上。在一个实施例中，衬底108是由金属化层和介电层交替堆叠而形成的多层衬底。图2A例示而非限制地显示示例性封装衬底结构200。本领域技术人员应该理解图 2A是显示多层封装衬底中的多个金属层和介电层的简化图。因此，封装衬底中的其他组件例如通孔(vias)、传输迹线、焊料凸点、焊料球等都没有在图2A中显示。在一个实施例中， 封装衬底结构200可以是用于类似于图1的IC封装100的IC封装的封装衬底。衬底结构 200具有交替堆叠的多个介电层D1-D4和金属层M1-M5。接地平面GND被放在金属层Ml、M3 和M5上，而信号层和电源层被分别放在金属层M2和M4上。介电层D1-D4被放置在每一个金属层M1-M5之间。介电层D1-D4是由非导电材料例如陶瓷、有机物或氧化物制成的非导电层。在图2A的例示性实施例中，介电层D1-D4具有相同的厚度。在一种已知的布置中， 介电层D1-D4中的每一个大约是35 μ m厚。虽然在封装衬底结构200中仅显示了五个金属层和四个介电层，但本领域技术人本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：X·姜，H·史，H·刘，Y·谢，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：
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