用于覆盖标记的结构和方法技术

描述了覆盖标记及其制造方法。在一个实施例中，半导体覆盖结构包括：栅叠层结构，形成在半导体衬底上方并被配置作为覆盖标记；以及掺杂半导体衬底，设置在栅叠层结构的两侧，至少包括与器件区域中的栅叠层结构相邻的半导体衬底一样多的掺杂物。通过至少三次离子注入步骤形成掺杂半导体衬底。本发明专利技术还提供了一种用于覆盖标记的结构和方法。

【技术实现步骤摘要】

本专利技术总的来说涉及用于光刻エ艺的覆盖标记，更具体地，涉及用于高k金属栅极エ艺的改进覆盖标记的结构和方法。
技术介绍
覆盖标记在半导体或集成电路(“IC”)器件的制造中是很重要的，因为器件是通过将ー层在另ー层上的导电、半导体或绝缘材料的若干层进行对准来制造。重要的是每ー 层都与先前层精确对准，使得所得到的电路起作用且是可靠的。如果没有正确地对准多层， 则ー些部件会短路同时其他部件会成为断路或者具有不可接受的较大阻杭。通常，对于每一个技术节点来说，在X或y方向上指定覆盖误差阈值。换句话说，每ー层都不能够与上面或下面的另ー层偏移多于指定距离。大于该规格的偏移引起“对准失敗”，这增加了循环时间，因为多层必须重做。在覆盖检查期间，通常使用激光束感测覆盖标记在晶圆上的位置，激光束从覆盖标记反射，从而产生反射回机器的检验员的反射光信号。然后，检验员分析反射光信号，以确定覆盖标记的精确位置。值得注意的是，从覆盖标记反射的信号质量直接依赖于结构和材料。一直寻求改进覆盖标记信号的方法。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了ー种用于处理半导体衬底的方法，所述半导体衬底包括器件区域和覆盖区域，所述方法包括对所述器件区域和所述覆盖区域内的所述半导体衬底实施第一离子注入；形成所述器件区域中的第一多晶硅栅叠层和所述覆盖区域中的第二多晶硅栅叠层；对所述半导体衬底实施第二离子注入；对所述半导体衬底实施第三离子注入；以及用金属栅叠层替换所述第一多晶硅栅叠层和所述第二多晶硅栅叠层；其中，针对所述覆盖区域内的所述半导体衬底的总硼离子注入剂量大于约2 X IO15个离子/cm2。该方法还包括使用所述覆盖区域和另ー覆盖区域中的所述金属栅叠层測量覆盖误差；基于所述覆盖误差正确地曝光光刻胶层。该方法还包括在所述半导体衬底上方形成层间介电(ILD)材料层。在该方法中，在实施所述第三离子注入之前，用金属栅叠层替换所述第一多晶硅栅叠层和所述第二多晶硅栅叠层。该方法还包括对于所述器件区域内的结构和所述半导体衬底以及所述覆盖区域内的结构和所述半导体衬底实施一次或多次离子注入。在该方法中，向金属栅叠层施加实施一次或多次离子注入的步骤。在该方法中，针对所述覆盖区域内的所述半导体衬底的总离子注入剂量包括总体大于约3 X IO15个离子/cm2的砷和/或磷。在该方法中，针对所述覆盖区域内的所述半导体衬底的总离子注入剂量包括大于约1 X IO14个离子/cm2的铜、大于约1. 2 X IO15个离子/cm2的氮或者大于约2. 4X IO15个离子/cm2的碳。在该方法中，所述第二离子注入包括n型轻掺杂漏极(n-LDD)掺杂エ艺，其中，掺杂剂量大于约2 X IO14个离子/cm2。在该方法中，实施所述第一离子注入、所述第二离子注入和所述第三离子注入将来自所述覆盖区域的覆盖信号的晶圆质量増加大于约3%。根据本专利技术的另一方面，提供了ー种部分制造的半导体晶圆，包括半导体覆盖结构，其中，所述半导体覆盖结构包括栅叠层结构，形成在所述半导体衬底上方并被配置为半导体晶圆上的覆盖区域中的覆盖标记；以及掺杂半导体衬底，位于所述栅叠层结构的两侧，其中，所述掺杂半导体衬底包括掺杂浓度，所述掺杂浓度至少等于或大于与所述半导体晶圆上的器件区域中的所述栅叠层结构相邻的所述半导体衬底中的掺杂浓度。在该部分制造的半导体晶圆中，所述栅叠层结构包括高k介电材料层和设置在所述高k介电材料层上方的金属层。在该部分制造的半导体晶圆中，所述栅叠层结构包括氧化硅层和设置在所述氧化硅层上方的多晶硅层。在该部分制造的半导体晶圆中，所述栅叠层结构被配置为栅格结构。在该部分制造的半导体晶圆中，所述半导体覆盖结构还包括接触层，形成在所述栅极结构附近的所述半导体衬底上方，其中，所述掺杂半导体衬底设置在所述栅叠层结构和所述接触层之间。在该部分制造的半导体晶圆中，所述栅叠层结构被配置为框中框结构中的ー个框。在该部分制造的半导体晶圆中，所述接触层被配置为所述框中框结构的内框。在该部分制造的半导体晶圆中，所述掺杂物包括氟化硼(BF2)和砷。在该部分制造的半导体晶圆中，所述掺杂物还包括铜、氮或碳。在该部分制造的半导体晶圆中，所述覆盖区域中的所述半导体衬底包括硅并且具有大约3或者更小的折射率。附图说明当结合附图进行阅读时，根据以下详细描述更好地理解本专利技术。应该强调的是，根据エ业的标准实践，各种部件没有按比例绘制。实际上，为了讨论的清楚，各种部件的尺寸可以被任意増加或减小。图1是用于制造具有根据本专利技术专利技术的各个方面构造的覆盖标记(overlay mark)的半导体结构的方法的流程图。图2至图10是多个实施例中具有根据本专利技术的多个方面构造的、处于各个制造阶段的覆盖标记的半导体结构的截面图。图IlA和图IlB是根据本专利技术的各个方面构造的图8的半导体结构的覆盖标记的俯视图。具体实施例方式本专利技术总的来说涉及用于光刻エ艺的覆盖标记，更具体地来说，涉及用于高k金属栅极(HKMG)光刻エ艺的改进覆盖标记的结构和方法。应该理解，以下专利技术提供了用于实施各个实施例的不同特征的许多不同的实施例或实例。以下描述部件和布置的具体实例以简化本专利技术。当然，这些仅是实例，而不用于限制的目的。此外，本专利技术可以在各个实例中重复各个实例中的參考标号和/或字母。这种重复是为了简化和清楚的目的，且其本身并不指定所讨论的各个实施例和/或结构之间的关系。此外，以下描述中第一部件形成在第二部件上方或上可包括其中第一部件和第二部件以直接接触的形式形成的实施例，并且还包括其中附加部件可以形成在第一部件和第二部件之间，使得第一和第二部件没有直接接触的实施例。在光刻曝光エ艺期间，在许多步骤中，晶圆可以暴露给光掩模上的图案。晶圆还可以分离为许多区段，其中，每ー个区段都使用相同的光掩模分別曝光。为了确保连续层被正确堆叠，使用对准标记和覆盖标记。晶圆上的对准标记不是区段特有地，并且每个晶圆都可以在不同的位置包括两组或多组对准标记。当晶圆被加载到分档器(stepper)以通过光掩膜曝光为图案吋，首先使用对准标记来对准晶圆。分档器读取对准标记以在通过曝光每个区段进行分档之前对晶圆进行定向。覆盖标记用于确保连续的掩模曝光在由技术节点指定的容限内相互覆盖。在每个区段中重复覆盖标记，这通常在多个位置处，其中，在每个位置形成多个标记。每个区段都包括一个或多个器件区域，其中形成半导体器件；以及ー个或多个覆盖标记区域。公共覆盖图案包括基于栅格的标记或者框中框(box-in-box)标记。首先通过在器件区域中形成部件的同时形成外框，然后在器件区域中形成另一部件的同时形成内框来形成框中框标记。通过测量从其反射的光来分析框。计算和比较外框和内框的中心。覆盖误差被定义为两个框的中心之间的距离。χ或y方向上的最小一维误差通常被指定为技术节点中部件的一半间距的百分比。例如，对于20纳米(nm)的技术节点，一维覆盖误差为指定为小于6nm。为了确定框中框标记中的覆盖误差，比较覆盖标记中至少两层的中心。区段中的覆盖区域包括许多标记，其中，每ー个标记都具有不同的层组合。ー个覆盖标记可以包括氧化物定义(OD)层和多晶硅(聚)层。另ー覆盖标记可包括OD层和接触层。又一覆盖标记可包括接触层和多晶本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：王宪程，温明璋，陈俊光，辜耀进，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：