有源元件制造技术

本申请提供一种有源元件，其包括一源极、一漏极、一氧化物半导体层、一栅极与一栅绝缘层。源极包括多个彼此平行的第一条状电极以及一连接第一条状电极的第一连接电极，漏极包括多个彼此平行的第二条状电极以及一连接第二条状电极的第二连接电极，其中第一条状电极与第二条状电极平行，彼此交替排列，并彼此电性绝缘，且之间存在一曲折沟槽，而栅极沿着曲折沟槽延伸。氧化物半导体层与源极以及漏极接触，其中氧化物半导体层与各第一条状电极的接触面积等于各第一条状电极的布局面积，且各第二条状电极的接触面积等于各第二条状电极的布局面积。本申请可在较小的布局面积内制作出具有相同通道宽度与通道长度的比值(W/L)的有源元件。

【技术实现步骤摘要】

本专利技术涉及一种有源元件，尤其涉及一种具有氧化物半导体层的有源元件。
技术介绍
在诸多平面显示器中，薄膜晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display, TFT-IXD)具有高空间利用效率、低消耗功率、无辐射以及低电磁干扰等优越特性，因此，液晶显示器深受消费者欢迎。薄膜晶体管液晶显示器主要是由有源阵列基板、彩色滤光基板与位于两基板之间的液晶层所构成。有源阵列基板具有有源区以及周边电路区。有源阵列位于有源区内，而驱动电路则位于周边电路区内。以周边电路区上的驱动电路为例，具有高通道宽度与通道长度的比值(W/L)的薄膜晶体管常被使用到。一般而言，薄膜晶体管的开启电流(Ion)与通道宽度与通道长度的比值(W/L)成正比，且满足下列关系式Ion = U*ff/L (Vc-Vth) Vd其中U为载子移动率，W为通道宽度，L为通道长度，Vg为栅极电压，Vth为临界电压，而Vd为漏极电压。由上述关系式可知，增加通道宽度与通道长度的比值(W/L)可以提高开启电流(Ion)。然而，增加通道宽度往往会使元件布局面积大幅度的增加。为了缩减元件布局面积，已有公知技术通过源极与漏极交替排列的方式来提高通道宽度与通道长度的比值(W/L)。图IA为公知配置多对源极与漏极的有源元件基板俯视图，而图IB为沿图IA切线 A-A'方向的薄膜晶体管结构图。请参考图IA与图1B，公知的薄膜晶体管100制作于一基板110上，且薄膜晶体管100包括一栅极120，一栅绝缘层130，一半导体层140，一蚀刻停止层(etch stop layer) 150，一源极160与一漏极170。栅极120配置于基板100上，而栅绝缘层130配置于基板110上以覆盖栅极120。半导体层140配置于栅绝缘层130上，且位于栅极120上方。蚀刻停止层150配置于半导体层140上，而源极160与漏极170配置于蚀刻停止层150与部分的半导体层140，且源极160与漏极170彼此电性绝缘。从图IA可知，源极160与漏极170之间存在一曲折沟槽(zigzag trench) Z，而栅极120与半导体层140皆沿着曲折沟槽Z延伸，其中栅极120的宽度We大于曲折沟槽Z的宽度Wz，且半导体层140的宽度Ws大于栅极宽度We。此外，栅极120具有多个条状间隙Ge， 半导体层140间具有多个条状间隙( ，且条状间隙( 的宽度小于条状间隙Ge的宽度。图IA与图IB中所绘示的薄膜晶体管100虽已具有相当高的通道宽度与通道长度的比值(W/L)，但随着平面显示器的窄边框(slim border)设计日益盛行，薄膜晶体管100 的布局面积势必会被要求进一步地减少。是以，如何在不降低通道宽度与通道长度的比值 (W/L)的前提下，进一步缩减薄膜晶体管100所需的布局面积，实为未来的趋势。
技术实现思路
为了克服现有技术的缺陷，本专利技术提出一种有源元件，其通过改变半导体层的形状以提升通道宽度与通道长度的比值(W/L)。本专利技术提出一种有源元件，其包括一源极、一漏极、一氧化物半导体层、一栅极与一栅绝缘层。源极包括多个彼此平行的第一条状电极以及一连接第一条状电极的第一连接电极，漏极包括多个彼此平行的第二条状电极以及一连接第二条状电极的第二连接电极， 其中第一条状电极与第二条状电极平行，彼此交替排列，并彼此电性绝缘，且之间存在一曲折沟槽，而栅极沿着上述的曲折沟槽延伸。此外，氧化物半导体层与源极以及漏极接触，其中氧化物半导体层与各第一条状电极的接触面积等于各第一条状电极的布局面积，且各第二条状电极的接触面积等于各第二条状电极的布局面积。另外，栅绝缘层配置于栅极与氧化物半导体层之间。在本申请的一实施例中，前述的第一连接电极实质上平行于第二连接电极。在本申请的一实施例中，前述的源极与漏极电性绝缘。在本申请的一实施例中，前述的栅极位于源极与漏极的上方或下方。在本申请的一实施例中，前述的栅极的宽度大于曲折沟槽的宽度。在本申请的一实施例中，前述的氧化物半导体层具有一矩形图案。在本申请的一实施例中，前述的氧化物半导体层的材质包括氧化铟镓锌 (Indium-Gallium-Zinc Oxide, IGZ0)、氧化锌(ZnO)、氧化锡(SnO)、氧化铟锌(Indium-Zinc Oxide，ΙΖ0)、氧化镓锌(Gallium-Zinc Oxide，GZ0)、氧化锌锡(Zinc-Tin Oxide, ΖΤ0)或氧化铟锡 Gndium-Tin Oxide, ΙΤ0)。相较于公知技术，本申请的实施例通过改变半导体层的形状，故在相同的布局面积内，有源元件具有较高的通道宽度与通道长度的比值(W/L)。换言之，相较于公知技术， 本申请的实施例可在较小的布局面积内制作出具有相同通道宽度与通道长度的比值(W/L) 的有源元件。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图IA为公知配置多对源极与漏极的有源元件基板俯视图；图IB为沿图IA切线A-A’方向的薄膜晶体管结构图；图2A为依照本专利技术一实施例的有源元件的布局示意图；图2B为沿图2A的剖面线B_B，所得的剖面示意图；图3A为公知技术的有源元件的电流-电压特性曲线(I-V curve)；图;3B为本申请的有源元件的电流-电压特性曲线(I-V curve)；图4A为公知技术的有源元件的热载子应力(hot carrier stress)特性曲线；图4B为本申请的有源元件的热载子应力(hot carrier stress)特性曲线；图5为公知技术与本申请的有源元件的临界电压(threshold voltage)-时间的特性曲线；图6为公知技术与本申请的有源元件的电容-电压特性曲线；图7为公知技术与本专利技术的有源元件电流随时间的下降率图。其中，附图标记说明如下100:薄膜晶体管110、210:基板120、220 栅极130,230 栅绝缘层140、240 半导体层150、250 绝缘层160,260 源极170,270 漏极200 有源元件260a:第一条状电极260b:第一连接电极270a:第二条状电极270b:第二连接电极Z 曲折沟槽Wz 曲折沟槽的宽度Ws 半导体层的宽度Wg 栅极宽度Gs 半导体层条状间隙宽度Gg:栅极条状间隙宽度具体实施例方式图2A为依照本专利技术一实施例的有源元件的布局示意图，而图2B为沿图2A的剖面线B-B’所得的剖面示意图。请参照图2A与图2B，本实施例的有源元件200适于制作于一基板210上。有源元件200包括一栅极220、一栅绝缘层230、一氧化物半导体层MO，一绝缘层250，一源极260与一漏极270。在本实施例中，栅极220配置于基板210上，而栅极220材料例如为金属。栅绝缘层230配置于栅极220上，而栅绝缘层230的材料例如为氧化硅、氮化硅或是其他合适的介电材料。氧化物半导体层240配置于栅绝缘层230上且位于栅极220上方，以作为通道层之用。在本实施例中，氧化物半导体层240材料例如为氧化铟镓锌andium-GalIium-Zinc Oxide，IGZ0)、氧化锌(ZnO)、氧化锡(SnO)、氧化铟锌 Qndium-Zinc Oxide，ΙΖ0本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：邱皓麟，林其叡，曹书玮，林俊男，叶柏良，曾贤楷，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：