一种基于FPGA的扩展串口制造技术

本实用新型专利技术公布了一种基于FPGA的扩展串口，RAM的复位信号端口rst、读写信号端口wr、使能信号端口enable、fifo时钟信号端口fifo_clk、fifo复位信号端口fifo_rst、3位地址端口add分别与现场可编程门阵列FPGA匹配连接，双向8位数据口data连接在缓存器RAM和现场可编程门阵列FPGA之间，现场可编程门阵列FPGA为缓存器RAM传输提供的8个中断端口int与缓存器RAM匹配连接，在现场可编程门阵列FPGA上连接有8路全双工串口信号端口txd和rxd、以及时钟信号端口clk。本实用新型专利技术代替了传统的并口转串口芯片，并口方式可以自定义，不需要选择有相应并口模式的主机。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及通信领域的接口，具体是指一种基于FPGA的扩展串口。
技术介绍
FPGA采用了逻辑单元阵列LCA (Logic Cell Array)这样一个概念，内部包括可配置逻辑模块 CLB (Configurable Logic Block)、输出输入模块 IOB (Input Output Block)和内部连线(Interconnect)三个部分。现场可编程门阵列(FPGA)是可编程器件。与传统逻辑电路和门阵列(如PAL, GAL及CPLD器件)相比，FPGA具有不同的结构，FPGA利用小型查找表(16 X 1RAM)来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动1/0，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到1/0模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与1/0间的联接方式，并最终决定了 FPGA所能实现的功能，FPGA允许无限次的编程。RAM (随机存取存储器)RAM -random access memory随机存储器，存储单元的内容可按需随意取出或存入，且存取的速度与存储单元的位置无关的存储器。这种存储器在断电时将丢失其存储内容，故主要用于存储短时间使用的程序。在现代工业、电子、电器等行业中，串口通信是被广泛应用的一种通信方式。但一般主机自带串口并不丰富，如单片机一般最多有两路串口，RAM芯片一般也只有四路串口，很多时候需要通过串口接入多路从机，这时就需要通过其他方式扩展串口，有专业的并口转串口芯片，但一般并口通信方式不够灵活，串口路数不够丰富。
技术实现思路
本技术的目的在于提供一种基于FPGA的扩展串口，利用现场可编程门阵列FPGA和缓存器RAM解决主机自带串口并不丰富的问题，为主机提供更多的可用串口。本技术的目的通过下述技术方案实现一种基于FPGA的扩展串口，包括现场可编程门阵列FPGA，还包括缓存器RAM，RAM的复位信号端口 rst、读写信号端口 wr、使能信号端口 enable、fifo时钟信号端口 fifo_elk、fifo复位信号端口 fifo_rst、3位地址端口 add分别与现场可编程门阵列FPGA匹配连接，双向8位数据口 data连接在缓存器RAM和现场可编程门阵列FPGA之间，现场可编程门阵列FPGA为缓存器RAM传输提供的8个中断端口 int与缓存器RAM匹配连接，在现场可编程门阵列FPGA上连接有8路全双工串口信号端口 txd和rxd，在现场可编程门阵列FPGA上连接有时钟信号端口 elk。在现场可编程门阵列FPGA上连接的时钟信号端口 elk输入的时钟信号频率为IOMHz。工作原理串口的接收和发送由FPGA内部异步fifo分别提供缓存，这样可以做到全双工收发，例如，当接收到串口 0有数据时，FPGA将数据存到接收fifo中，并将串口 0的中断into置1，告诉RAM串口 0接收到数据，可以读取，这时RAM将地址置0，选择串口 0，enable置l，wr置1，表示读数据，fifo_clk提供接收fifo的时钟，数据由data并行读出，读取完接收fifo中的数据，into置0，当RAM向串口 0写数据时，只需将地址置0，选择串口(tenable置l，wr置0，表示写数据，fifo_clk提供发送fifo的时钟，数据由data并行写入发送fifo，FPGA检测到发送fifo中有数据时，将数据由txdO按设定波特率串行发出。本技术与现有技术相比具有以下优点1本技术一种基于FPGA的扩展串口，代替了传统的并口转串口芯片，并口方式可以自定义，不需要选择有相应并口模式的主机；2本技术一种基于FPGA的扩展串口，扩展的串口更为丰富，需要扩多少路串口就能扩多少路，方式灵活； 3本技术一种基于FPGA的扩展串口，采用FPGA设计，代码裁剪性和移植性强，应用范围更广。附图说明图1为本技术电路示意图。具体实施方式下面结合实施例对本技术作进一步的详细说明，但本技术的实施方式不限于此。实施例如图1所示，本技术一种基于FPGA的扩展串口，包括现场可编程门阵列FPGA，还包括缓存器RAM，RAM的复位信号端口 rst、读写信号端口 wr、使能信号端口 enable、fif0时钟信号端口 fifo_clk、fifo复位信号端口 fifo_rst、3位地址端口 add分别与现场可编程门阵列FPGA匹配连接，双向8位数据口 data连接在缓存器RAM和现场可编程门阵列FPGA之间，现场可编程门阵列FPGA为缓存器RAM传输提供的8个中断端口 int与缓存器RAM匹配连接，在现场可编程门阵列FPGA上连接有8路全双工串口信号端口 txd和rxd，在现场可编程门阵列FPGA上连接有时钟信号端口 clk，时钟信号的频率为10MHz。如上所述，便可以很好地实现本技术。权利要求1.一种基于FPGA的扩展串口，包括现场可编程门阵列FPGA，其特征在于还包括缓存器RAM，RAM的复位信号端口 rst、读写信号端口 wr、使能信号端口 enable、fifo时钟信号端口 fifo_clk、fifo复位信号端口 fifo_rst、3位地址端口 add分别与现场可编程门阵列FPGA匹配连接，双向8位数据口 data连接在缓存器RAM和现场可编程门阵列FPGA之间，现场可编程门阵列FPGA为缓存器RAM传输提供的8个中断端口 int与缓存器RAM匹配连接，在现场可编程门阵列FPGA上连接有8路全双工串口信号端口 txd和rxd，在现场可编程门阵列FPGA上连接有时钟信号端口 elk。2.根据权利要求1所述的一种基于FPGA的扩展串口，其特征在于在现场可编程门阵列FPGA上连接的时钟信号端口 elk输入的时钟信号频率为10MHz。专利摘要本技术公布了一种基于FPGA的扩展串口，RAM的复位信号端口rst、读写信号端口wr、使能信号端口enable、fifo时钟信号端口fifo_clk、fifo复位信号端口fifo_rst、3位地址端口add分别与现场可编程门阵列FPGA匹配连接，双向8位数据口data连接在缓存器RAM和现场可编程门阵列FPGA之间，现场可编程门阵列FPGA为缓存器RAM传输提供的8个中断端口int与缓存器RAM匹配连接，在现场可编程门阵列FPGA上连接有8路全双工串口信号端口txd和rxd、以及时钟信号端口clk。本技术代替了传统的并口转串口芯片，并口方式可以自定义，不需要选择有相应并口模式的主机。文档编号G06F13/20GK202331441SQ20112045711公开日2012年7月11日 申请日期2011年11月17日 优先权日2011年11月17日专利技术者王泽宽, 陈果 申请人:成都可为科技发展有限公司本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：王泽宽，陈果，
申请(专利权)人：成都可为科技发展有限公司，
类型：实用新型
国别省市：