晶片级模封接合结构及其制造方法技术

本发明专利技术公开一种晶片级的模封接合结构及其制造方法，在多个实施例其中的一个结构中，该晶片级的模封接合结构包含至少一上芯片与一下芯片以及置于其间的粘着材料。上芯片包含芯背、芯面和多个芯侧，芯面上有多个电极。下芯片包含芯背及芯面，其上面分别有多个芯背凸块和芯面凸块。下芯片中包含多个贯穿电极，分别电导通上述芯背凸块和芯面凸块。粘着材料包含高分子胶材，在一实施例中包含例如多个导电颗粒，或还包含非导电颗粒，以达成多个电极和上述芯背凸块的电导通，并同时完全包覆上芯片的芯侧。

【技术实现步骤摘要】

本专利技术涉及一种。技术背景利用三维(Three Dimension，3D)集成电路(IC)整合技术提供高密度芯片构装技术并达成高效率及低耗能，为了目前最有希望解决未来大型芯片运作的方案之一。尤其在中央处理器(CPU)、快取存储器、以及存储卡应用中的快闪存储器(Flash)与控制器 (Controller)间数据的传输上，更能突显硅芯片穿孔内部互连(through-silicon-via， TSV)的短距离内部接合路径所带来的效能优势。因此，在强调多功能、小尺寸的可携式电子产品领域，如固态硬叠(SolidState Disk, SSD)和动态随机存取存储器(DRAM)等等新设计的堆叠结构，除可强化应用所强调的高速效能表现，也可对芯片功耗的部分有所助益。在同样的输入/输出(1/0)数目下，可以降低驱动所需的功耗，同步解决容量、效能与1/0提高的需求。此外，3D芯片的小型化特性更是市场导入的首要因素，现今3D芯片整合技术的主轴技术包含硅芯片穿孔内部互连(Through-silicon-via，TSV)、微凸块(Micro Bump)接点制作、晶片薄化 (WaferThinning)J^f (Alignment)、接合(Bonding)及点胶制作工艺的建立。由于晶片/晶片对接技术(wafer-on-wafer，W0W)仍有芯片合格率(knowngood dies,KGD)不足的问题，导致整体构装的合格率无法改善。因此，采用芯片/芯片接合技术 (Chip-to-Chip,C0C)及芯片/晶片接合技术(Chip-to-Wafer，C0W)以解决此问题，如何在 COC及COW制作工艺技术上大量的组装并堆叠KGDs，确认接点合格率及降低成本将是考虑的因素。在目前3D芯片整合技术中，目前堆叠技术朝向10微米(Micrometer，μ m)级的间距(Pitch)，以及50微米(μπι)厚度以下等级的薄型芯片，为了提高产能与合格率，接合技术也由芯片/芯片接合技术(COC)逐渐转向芯片/晶片接合(COW)构装技术，唯如何提高接合合格率及降低成本的结构仍属重要议题。如图1所示，其为现有一种使用底胶填充的芯片/晶片接合(COW)构装技术的结构示意图。晶片120位于载体(Carrier) 100上，并具有一缓冲层110位于其间。而多个具有堆叠的芯片结构112包含三层芯片130、140与150堆叠，并与晶片120通过铜凸块(Cu Bump)或是铜/锡银微凸块(Cu/SnAgMicro Bump)电接合。而后进行底胶(Underfill)填充和模封(Molding)制作工艺，完成底胶(Underfill)层160与模封(Molding)层170。由于堆叠技术朝向10微米(ym)级的间距(Pitch)以及50微米(μπι)厚度以下等级的薄型芯片，造成在进行底胶填充后，会产生溢胶的问题，影响芯片/晶片接合(COW)构装技术的合格率。由于必须采用堆叠(Stacking)、填充底胶以及模封(Molding)三个步骤，在制作工艺上需要花费较多的时间，增加制造的成本。而底胶填充和模封制作工艺需要使用不同的材料，也使成本上增加。另外，由于采用这样堆叠的芯片结构，是通过金属熔接(MetalJoint)以电连接，在热膨胀的不一致(ThermalExpansion Mismatch)，也会造成合格率上的问题。如图2所示，为现有另一种使用非流动性底胶(Non-flow Underfill,NFU)制作工艺的芯片/晶片接合(COW)构装技术的结构示意图。晶片220位于载体(Carrier) 200上，并具有一缓冲层210位于其间。多个具有堆叠的芯片结构222包含三层芯片230、240与250。 此三层芯片230、240与250在完成堆叠结构之前，预先粘贴一层非流动性底胶(NFU) 232、 对2、252，并与晶片220通过铜凸块(Cu Bump)或是铜/锡银微凸块(Cu/SnAg Micro Bump) 电接合。而后进行模封(Molding)制作工艺，完成模封(Molding)层270。由于必须采用NFU制作工艺在芯片上粘贴NFU材料，而后进行堆叠(Stacking)以及模封(Molding)等三个步骤，在制作工艺上需要花费较多的时间，增加制造的成本。而非流动性底胶(NFU)的粘贴与模封制作工艺需要使用不同的材料，也使成本上增加。另外，由于采用这样堆叠的芯片结构，是通过金属熔接(Metal Joint)以电连接，在热膨胀的不一致，也会造成合格率上的问题。
技术实现思路
本专利技术的目的在于提供一种，以解上述问题。本专利技术提出一种模封接合结构制作工艺，仅需经由晶片级的异方性导电胶贴合 (Wafer level ACA Lamination)与堆叠(Stacking)两个步骤，相比较于传统需采用堆叠、 填充底胶以及模封三个步骤，或是粘贴NFU(N0-F10W underfill)材料、堆叠以及模封三个步骤，在制作工艺上需要花费较少的时间，可以有效降低制造的成本。且其中的底胶填充和模封制作工艺，只需使用相同之材料，可有效简化制作之过程。另外，在上述的堆叠的芯片结构中，更可使用异方性导电胶(ACA)作为模封接合的材料，异方性导电胶中的导电颗粒在面对热膨胀时，对于热膨胀不一致(Thermal Expansion Mismatch)具有较高的容忍度， 因此可大幅降低合格率的问题。为达上述目的，本专利技术提出一种模封接合结构，包含一第一芯片、一第二芯片、多个贯穿电极以及一粘着材料。此第一芯片包含一第一芯背、一第一芯面和多个第一芯侧，而该第一芯面上有多个第一芯面凸块。第二芯片包含第二芯背及第二芯面，其中该第二芯背上包含多个第二芯背凸块，该第二芯面上包含多个第二芯面凸块。这些贯穿电极位于该第二芯片中，分别电导通该第二芯背凸块和该第二芯面凸块。该粘着材料置于第一芯片和第二芯片之间，且完全包覆第一芯片的第一芯侧。本专利技术还提出一种晶片级芯片的封装方法，其包含提供一基板，包含一有源面，其中一第一图案化导电层位于有源面。将基板的有源面覆盖一第一粘着层。提供第一芯片，包含一第一表面与一第二表面，其中一第二图案化导电层位于第一表面。将一缓冲材料层附着于第一芯片，其中第一芯片的第二表面与缓冲材料层接合。将附着有缓冲材料层的第一芯片连接至基板，使第一芯片的第二图案化导电层与基板的第一图案化导电层电连接。使用附着有缓冲材料层的第一芯片与基板进行一第一压合过程，其中缓冲材料层的面积大于第一芯片的第二表面的面积。第一粘着层完全包覆第一芯片的芯侧。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。附图说明图1是现有ー种使用底胶填充的芯片/晶片接合(COW)构装技术的结构示意图；图2是现有另ー种使用非流动性底胶(Non-flow Underfill, NFU)制作エ艺的芯片/晶片接合(COW)构装技术的结构示意图；图3a是本专利技术所提出晶片级的模封接合结构，在多个实施例其中的一个结构示意图；图北是本专利技术所提出晶片级的模封接合结构制作エ艺示意图，以形成例如图3a 的模封接合结构；图如 图4g是本专利技术所提出晶片级的模封接合结构不同实施例示意图；图5是本专利技术所提出晶片级的本文档来自技高网...

【技术保护点】

【技术特征摘要】
...

【专利技术属性】
技术研发人员：陆苏财，庄敬业，林育民，
申请(专利权)人：财团法人工业技术研究院，
类型：发明
国别省市：