一种FPGA动态加载配置文件的方法技术

本发明专利技术适用于数字信号处理领域，提供了一种FPGA动态加载配置文件的方法，将FPGA的Hardwarerst端口与PROG_B端口等电压连接，所述Hardwarerst端口为FPGA的一个闲置的I/O端口，所述PROG_B端口的电平状态决定FPGA是否重新加载配置文件；DSP通过控制所述Hardwarerst端口的输出信号来控制PROG_B端口的状态，在平台上电时，DSP控制FPGA加载配置文件，并控制FPGA进行自检，并根据FPGA的自检结果一旦发现FPGA工作异常则控制FPGA重新加载配置文件。本发明专利技术可以有效地避免平台上电FPGA工作异常的情况出现，解决了平台运行过程中出现的工作异常现象。

【技术实现步骤摘要】

本专利技术属于数字信号处理领域，尤其涉及一种FPGA动态加载配置文件的方法。_
技术介绍
目前，以FPGA+DSP为构架的硬件平台广泛应用于通信、图像处理、能源交通等众多领域，其中DSP主要负责系统流程控制，FPGA则给DSP提供复位及工作时钟等信号并进行数字信号处理及与外部接口交联，这种工作组合是以FPGA+DSP为构架的硬件平台的典型应用。但在系统工作过程中，会出现平台上电后FPGA工作异常的情况，特别是在某些特殊的工作环境，如高低温以及输入电源波动的情况下，FPGA在平台上电后工作异常的现象较为频繁，并且在平台运行过程中，系统也会偶尔出现工作异常(如“死机”)的现象。
技术实现思路
本专利技术的目的在于提供一种FPGA动态加载配置文件的方法，旨在解决现有的 FPGA+DSP为构架的硬件平台上电后容易出现FPGA工作异常的问题。本专利技术的目的是这样实现的一种FPGA动态加载配置文件的方法，将FPGA的Hardwarerst端口与PR0G_B端口等电压连接，所述Hardwarerst端口为FPGA的一个闲置的I/O端口，所述PR0G_B端口的电平状态决定FPGA是否重新加载配置文件；DSP通过控制所述Hardwarerst端口的输出信号来控制PR0G_B端口的状态，在平台上电时，DSP控制FPGA加载配置文件，并控制FPGA进行自检， 并根据FPGA的自检结果一旦发现FPGA工作异常则控制FPGA重新加载配置文件。在平台运行过程中出现工作异常时，在平台不断电的情况下通过外部接口控制 FPGA重新加载配置文件实现平台的系统复位。预设掉电不丢失变量Hardwarerstcnt，初始化时置0 ；平台上电时，DSP将先控制FPGA进行配置文件的加载；DSP开始工作后，读取Hardwarerstcnt的值，如果 Hardwarerstcnt 为 0,则将 Hardwarerstcnt 力口 1 并保存，并再判断 Hardwarerstcnt 是否大于3，如果不大于3，则再控制FPGA的Hardwarerst的输出信号为低，控制FPGA 清除其加载的配置文件并进行重新加载；加载完成后，DSP将复位重新工作；当所述 Hardwarerstcnt不为0时，DSP控制FPGA进行自检；DSP读取该自检结果，并根据该自检结果检测FPGA工作是否异常，如果发现FPGA工作异常，则再次将Hardwarerstcnt加1并保存，如果Hardwarerstcnt不大于3，则再控制FPGA的Hardwarerst的输出信号为低；如果 Hardwarerstcnt大于3或是FPGA的自检结果正常时，DSP将上报FPGA的自检结果，并将 Hardwarerst置0并保存，平台上电过程结束。所述Hardwarerst端口和PR0G_B端口之间通过一个0欧电阻连接。本专利技术的突出优点是本专利技术通过在平台上电时，DSP会自动控制FPGA加载配置文件，同时在自检过程中如果发现FPGA工作异常则控制FPGA重新加载配置文件；在平台运行过程中出现工作异常时，在平台不断电的情况下可通过外部接口控制FPGA重新加载配置文件实现平台的系统复位，很好的提高了平台的稳定性和维护性，可以有效地避免平台上电FPGA工作异常的情况出现，解决了平台运行过程中出现的工作异常现象。 _附图说明图1是本专利技术实施例提供的FPGA动态加载配置文件的方法的实现流程图。具体实施例方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。本专利技术实施例提供的FPGA动态加载配置文件的方法在平台上电时，DSP会自动控制FPGA加载配置文件，同时在自检过程中如果发现FPGA工作异常则控制FPGA重新加载配置文件。在平台运行过程中出现工作异常时，在平台不断电的情况下可通过外部接口控制 FPGA重新加载配置文件实现平台的系统复位，很好的提高了平台的稳定性和维护性。在本专利技术实施例中，FPGA的配置文件存储在外接的芯片中，并由该外接芯片对 FPGA进行配置文件的加载。所述外接芯片通过FPGA的“PR0G_B”(根据FPGA芯片设计时端口的功能定义选定)端口与FPGA连接，因此，PR0G_B端口的电平状态决定了 FPGA是否重新加载配置文件，PR0G_B*低时，FPGA将自动清除其加载的配置文件，清除完成后重新开始加载；PR0G_B为高时，则FPGA保存其加载的配置文件，每次外接芯片对FPGA完成配置文件的加载后，口将自动为高电平。本专利技术实施例将FPGA的一个闲置的I/O端口(在本专利技术实施例中称为“Hardwarerst”)与所述PR0G_B端口等电压连接，DSP通过控制 FPGA的所述Hardwarerst端口的输出信号来控制PR0G_B端口的状态，从而实现动态控制 FPGA加载配置文件。作为本专利技术的一个实施例，所述Hardwarerst端口和PR0G_B端口之间可通过一个0欧电阻连接。图1示出了本专利技术实施例提供的FPGA动态加载配置文件的方法的实现流程。在本专利技术实施例中，预设掉电不丢失变量“Hardwarerstcnt”，用于控制FPGA配置文件的加载，该变量初始化时可以置0。平台上电时，DSP将先控制FPGA进行配置文件的加载。DSP开始工作后，读取 Hardwarerstcnt 的值,如果 Hardwarerstcnt 为 0,贝U将 Hardwarerstcnt 力口 1 并保存，并再判断Hardwarerstcnt是否大于3，如果不大于3，则再控制FPGA的Hardwarerst的输出信号为低，控制FPGA清除其加载的配置文件并进行重新加载。加载完成后，DSP将复位重新工作。当所述Hardwarerstcnt不为0时，DSP控制FPGA进行自检，自检结果存储于FPGA内置的存储器中。DSP读取该自检结果，并根据该自检结果检测FPGA工作是否异常，如果发现 FPGA工作异常，则再次将Hardwarerstcnt加1并保存，如果Hardwarerstcnt不大于3，则再控制FPGA的Hardwarerst的输出信号为低。如果Hardwarerstcnt大于3或是FPGA的自检结果正常时，DSP将上报FPGA的自检结果，并将Hardwarerst置0并保存，平台上电过程结束。在平台运行过程中出现工作异常时，可以在平台不断电的情况下通过外部接口控制FPGA重新加载配置文件实现平台的系统复位。在本专利技术的另一个实施例中，平台上电时，FPGA加载配置文件后，DSP可以控制 FPGA先进行自检，如图中虚线所示。DSP根据FPGA的自检结果来控制FPGA是否要重新加载配置文件。经试验，本专利技术可以有效地避免平台上电FPGA工作异常的情况出现，在平台不断电的情况下也可通过外部接口控制FPGA重新加载配置文件实现平台的系统复位，解决了平台运行过程中出现的工作异常现象，而且在本专利技术在软硬件上的实现方案简单可行，具有很好的工程适用性。以上所述仅为本专利技术的较佳实施例而已，并不用以限制本专利技术，凡在本专利技术的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本专利技术的保护范围之内。权利要求1.一种本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：郭智华，
申请(专利权)人：四川九洲电器集团有限责任公司，
类型：发明
国别省市：