一种栅控二极管半导体存储器器件的制造方法技术

本发明专利技术属于半导体存储器器件制造技术领域，具体公开了一种栅控二极管半导体存储器器件的制造方法。本发明专利技术中，当浮栅电压较高时，浮栅下面的沟道是n型，器件就是简单的栅控pn结结构；通过背栅控制ZnO薄膜的有效n型浓度，通过浮栅实现将n型ZnO反型为p型，又用NiO作为p型半导体，形成n-p-n-p的掺杂结构；而浮栅内的电荷多少又决定了这个器件的阈值电压，从而实现了存储器的功能。本发明专利技术工艺过程简单、制造成本低，所制造的栅控二极管存储器器件具有大驱动电流、小亚阈值摆幅的优点，可以降低芯片功耗。本发明专利技术通过低温工艺生产，特别适用于基于柔性衬底的半导体器件以及平板显示、浮栅存储器等器件的制造中。

【技术实现步骤摘要】

本专利技术属于半导体存储器器件制造
，具体涉及一种半导体存储器器件的制造方法，特别涉及。
技术介绍
现在主流的浮栅晶体管的结构如图1所示，包括在衬底101内形成的漏极102和源极103以及在衬底101之上形成的多晶硅栅极105、107，其中多晶硅栅极107与电气连接，称为控制栅，多晶硅栅极105是浮空的，称之为“浮栅”。浮栅105通过绝缘介质层104 与衬底101隔离，并通过绝缘介质层106与控制栅107隔离。浮栅技术最早的应用领域是在 EPROM、EEPROM 中。浮栅晶体管的工作原理是利用浮栅上是否储存有电荷或储存电荷的多少来改变晶体管的阈值电压，从而改变晶体管的外部特性，目前已经成为非易失性半导体存储器的基础器件结构。目前，随着集成电路技术的不断发展，MOSFET的尺寸越来越小，单位阵列上的晶体管密度也越来越高，MOSFET的源、漏极之间的漏电流，随着沟道长度的缩小而迅速上升，这使得电子在浮栅上的保持特性受到严重影响，伴随反复地擦写，通道绝缘膜会发生损伤，这一损伤部分可能会使浮动栅内的电子出现泄漏的现象。而且，传统MOSFET的最小亚阈值摆幅(SS)被限制在60mv/dec，这限制了晶体管的开关速度。
技术实现思路
有鉴于此，本专利技术的目的在于提出一种能够减小浮栅存储器器件漏电流以及SS 值，从而可以提升浮栅存储器器件的性能的半导体存储器器件的制造方法。本专利技术提出的存储器器件利用了正反馈的自增益原理。即，当一个平面半导体器件掺杂依次为p-n-p-n掺杂类型时，可以产生两对相互依赖的三极管p-n-p及n-p-n，通常这两个可以相互放大，而迅速使器件的电流增大，严重时导致器件击穿。为了将这种现象合理地应用到薄膜半导体中，本专利技术提出了一种基于ZnO半导体材料的栅控二极管半导体存储器。当浮栅电压较高时，浮栅下面的沟道是η型，器件就是简单的栅控pn结结构。通过背栅控制ZnO薄膜的有效η型浓度，再通过浮栅实现将η型ZnO反型为ρ型，又用NiO作为P型半导体，这样就形成了 η-ρ-η-ρ的掺杂结构。而浮栅内的电荷多少又决定了这个器件的阈值电压，从而实现了存储器的功能。本专利技术提出的栅控二极管半导体存储器器件的制造方法，具体步骤包括 提供一个重掺杂的η型硅衬底；在所述η型硅衬底之上形成第一种绝缘薄膜； 在所述第一种绝缘薄膜之上形成一层ZnO层； 刻蚀所述ZnO层形成有源区；覆盖所述有源区形成一层掺杂有P型杂质离子的NiO层；光刻图形并刻蚀所述NiO层，在所述ZnO有源区一个侧之上保留NiO层形成器件的源极；在暴露的NiO及ZnO表面淀积形成第二种绝缘薄膜； 在所述第二种绝缘薄膜表面之上淀积器件的浮栅导电材料；通过光刻及刻蚀，定义出浮栅导电材料的浮栅区图形，所述浮栅区图形为方块状，介于 ZnO有源区之上的NiO材料和ZnO另一端边缘之间，所述浮栅区与NiO不直接相邻，其间距为10纳米至100微米，所述浮栅区与ZnO的边缘距离为10纳米至100微米； 在所述浮栅导电材料表面和暴露的ZnO和NiO之上形成第三种绝缘薄膜； 通过光刻并刻蚀所述第三种绝缘薄膜定义出漏极、源极的接触孔，而保留浮栅区之上的第三种绝缘薄膜，所述漏极、源极的接触孔分别在所述浮栅区的两侧，其中源极接触孔开在NiO上而漏极接触孔开在ZnO上；淀积形成第一种导电薄膜并刻蚀所述第一种导电薄膜形成分别独立的漏极电极、栅极电极、源极电极，其中源极电极通过源极接触孔接触到浮栅区的一侧NiO上，漏区电极通过漏区接触孔接触到浮栅区的另一侧的ZnO上，栅极电极覆盖在所述浮栅区之上的未被刻蚀的第三种绝缘薄膜之上。进一步地，所述的栅控二极管半导体存储器器件的制造方法，其特征在于，所述的第一种绝缘薄膜为氧化硅，其厚度范围为1-500纳米。更进一步地，所述的栅控二极管半导体存储器器件的制造方法，其特征在于，所述的SiO介质层的厚度范围为1-100纳米，所述的第二种、第三种绝缘薄膜为SiO2或者为HfO2 等高介电常数材料，所述的浮栅包括但不局限于多晶硅材料，所述的第一种导电薄膜为重掺杂多晶硅、铜、钨、铝、氮化钛或者为氮化钽。本专利技术所提出的栅控二极管半导体存储器器件的制造方法工艺过程简单、制造成本低，所制造的栅控二极管存储器器件具有大驱动电流、小亚阈值摆幅的优点，可以降低芯片功耗，而且本专利技术通过低温工艺生产，特别适用于基于柔性衬底的半导体器件以及平板显示、浮栅存储器等器件的制造中。附图说明图1为现有的浮栅晶体管的结构示意图。图2-图5为本专利技术所公开的栅控二极管半导体存储器器件的制造方法的一个实施例的制造工艺流程图。具体实施方式下面将参照附图对本专利技术的一个示例性实施方式作详细说明。在图中，为了方便说明，放大或缩小了层和区域的厚度，所示大小并不代表实际尺寸。尽管这些图并不能完全准确的反映出器件的实际尺寸，但是它们还是完整的反映了区域和组成结构之间的相互位置，特别是组成结构之间的上下和相邻关系。参考图是本专利技术的理想化实施例的示意图，本专利技术所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本专利技术实施例中，均以矩形表示，图中的表示是示意性的，但这不应该被认为是限制本专利技术的范围。同时在下面的描述中，所使用的术语衬底可以理解为包括正在工艺加工中的半导体衬底，可能包括在其上所制备的其它薄膜层。首先，通过热氧化的方法在提供的重掺杂η型杂质离子的硅衬底201上生长一层约20纳米厚的氧化硅薄膜202，接着采用原子层淀积的方法在氧化硅薄膜202之上淀积一层约5纳米厚ZnO薄膜203，再淀积一层光刻胶301并掩膜、曝光、显影形成图形，然后刻蚀 ZnO薄膜203形成有源区，如图2所示。剥除光刻胶301后，采用物理气相沉积(PVD)的方法淀积一层掺杂有ρ型杂质离子的NiO薄膜，接着再次淀积一层光刻胶302并掩膜、曝光、显影形成图形，然后刻蚀NiO薄膜形成器件的源极204，如图3所示。剥除光刻胶302后，淀积一层高介电常数材料205，高介电常数材料205比如为 HfO2，然后淀积一层多晶硅材料并刻蚀所淀积的多晶硅形成器件的浮栅206，再在浮栅206 之上形成绝缘介质层207，比如为氧化硅，如图4所示。最后，淀积一层光刻胶并掩膜、曝光、显影形成图形，然后刻蚀高介电常数材料205 定义出漏极、源极的位置，剥除光刻胶后淀积一层金属导电薄膜，比如为铝，然后通过光刻工艺与刻蚀工艺形成漏极电极208、栅极电极209、源极电极210，如图5所示。如上所述，在不偏离本专利技术精神和范围的情况下，还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本专利技术不限于在说明书中所述的具体实例。权利要求1.，具体步骤包括 提供一个重掺杂的η型硅衬底；在所述η型硅衬底之上形成第一种绝缘薄膜； 在所述第一种绝缘薄膜之上形成一层ZnO层； 刻蚀所述ZnO层形成有源区；覆盖所述有源区形成一层掺杂有P型杂质离子的NiO层；光刻图形并刻蚀所述NiO层，在所述ZnO有源区一个侧之上保留NiO层形成器件的源极；在暴露的NiO及ZnO表面淀积形成第二种绝缘薄膜； 在所述第二种绝缘薄膜表面之上淀积器件的浮栅导电材料；通过光刻及刻蚀，定本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：王鹏飞，刘晓勇，孙清清，张卫，
申请(专利权)人：复旦大学，
类型：发明
国别省市：