一种相变存储器单元，包括：半导体衬底；二极管，其中每个二极管包括：第一掺杂半导体区，所述第一掺杂半导体区具有第一导电类型，所述第一掺杂半导体区位于所述半导体衬底上；导电区，覆盖在所述第一掺杂半导体区上，与所述第一掺杂半导体区构成二极管；所述相变存储器还包括：低阻导电区，位于所述半导体衬底内下，并且与二极管的第一掺杂半导体区电连接。本发明专利技术还提供了一种相变存储器单元形成方法、相变存储器阵列及其形成方法，本发明专利技术通过在半导体衬底内通过形成低阻导电区低阻导电区而埋置字线，与现有的形成相变存储器阵列的技术相比，工艺简单而且与CMOS工艺兼容，成本较低。
【技术实现步骤摘要】
本专利技术涉及半导体
，特别地，本专利技术涉及一种。
技术介绍
相变存储器(Phase Change Random Access Memory, PCRAM)技术是基于 S. R. Ovshinsky在20世纪60年代末提出相变薄膜可以应用于相变存储介质的构想建立起来的。作为一种新兴的非易失性存储技术，相变存储器在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面对快闪存储器都具有较大的优越性，已成为目前非易失性存储技术研究的焦点。在相变存储器中，相变材料具有晶态和非晶态。该相变材料处于晶态时具有低电阻率，而处于非晶态时，该相变材料具有高电阻率。因为处于非晶态与处于晶态时相变材料的电阻率的比值通常大于1000，因而得到的存储器器件在读取存储器状态时不太可能会出错。在某些温度范围内，处于晶态和非晶态的硫族化合物材料都是稳定的，并且能够通过施加电子脉冲在两个状态之间被来回切换。图1表示现有技术的相变存储器阵列的电路图，所述相变存储器阵列包括X轴方向和Y轴方向延伸的地址线。每个存储元106都电性耦合在一个所述沿X轴方向延伸的地址线和一个沿Y轴向延伸的地址线之间。存储元106中的存储器单元104(Memory elements)由相变材料形成。为了降低存储器单元之间的干扰，存储元106还通常包括选择器，所述选择器可以由双极晶体管、MOS器件、PN结等形成，图1中所述选择器采用二极管 103。在美国专利申请US2006/0151771A1中可以发现更多关于相变存储器的信息。然而，在实际应用中发现，现有的形成的相变存储器的工艺较为复杂、成本较高。专利
技术实现思路
本专利技术解决的问题是提供一种相变存储器单元、相变存储器阵列及其形成方法， 简化了工艺、降低了工艺成本。为解决上述问题，本专利技术提供了一种相变存储器单元，包括半导体衬底；二极管，包括第一掺杂半导体区，具有第一导电类型，位于所述半导体衬底上；导电区，覆盖在所述第一掺杂半导体区上，所述导电区与第一掺杂半导体区构成二极管；所述相变存储器还包括低阻导电区，位于半导体衬底内，并且与第一掺杂半导体区电连接。优选地，不同相变存储器单元的二极管之间具有浅沟槽隔离结构，所述浅沟槽隔离结构底部形成有第三掺杂半导体区，所述第三掺杂半导体区导电类型与第一掺杂半导体区导电类型相同，所述第三掺杂半导体区与所述浅沟槽隔离结构底部、所述第一掺杂半导体区、以及所述低阻导电区均相邻接。优选地，所述第三掺杂半导体区深度范围为500A至 0. 5 μ m，浓度范围为10的18次量级至M次量级cm_3。优选地，所述低阻导电区通过对半导体衬底进行离子注入或者扩散掺杂形成。优选地，所述低阻导电区导电类型与第一掺杂半导体区导电类型相同，所述低阻导电区的方块电阻范围为Iohm/方块 500ohm/方块。优选地，所述低阻导电区掺杂离子为砷离子，所述低阻导电区掺杂浓度比第一掺杂半导体区至少高5倍。优选地，至少所述二极管的一个半导体掺杂区位于所述半导体衬底之上的外延层内。优选地，所述导电区为掺杂的多晶硅或者金属。本专利技术还提供一种相变存储器单元的形成方法，包括提供半导体衬底；在半导体衬底上形成二极管，包括在所述半导体衬底上形成第一掺杂半导体区，所述第一掺杂半导体区具有第一导电类型；在所述第一掺杂半导体区上覆盖导电区，所述导电区与第一掺杂半导体区构成二极管；所述形成方法还包括在所述半导体衬底内形成低阻导电区，所述低阻导电区与第一掺杂半导体区电连接。优选地，还包括在不同相变存储器单元的二极管之间形成浅沟槽隔离结构进行隔离、以及在所述浅沟槽隔离结构底部形成第三掺杂半导体区步骤，所述第三掺杂半导体区导电类型与第一掺杂半导体区导电类型相同，所述第三掺杂半导体区与所述浅沟槽隔离结构底部、所述第一掺杂半导体区、以及所述低阻导电区均相邻接。优选地，所述第三掺杂半导体区在形成浅沟槽隔离结构的填充浅沟槽隔步骤之前形成。优选地，所述第三掺杂半导体区深度范围为500A至0.5 μ m，浓度范围为10的18次量级至M次量级cm—3。优选地，所述低阻导电区导电类型与第一掺杂半导体区导电类型相同，所述低阻导电区的方块电阻范围为Iohm/方块 500ohm/方块。优选地，所述低阻导电区掺杂浓度比第一掺杂半导体区至少高5倍。优选地，还包括在所述半导体衬底之上形成外延层的步骤，至少所述二极管的一个半导体掺杂区位于所述半导体衬底之上的外延层内。优选地，所述导电区为掺杂的多晶硅或者金属。本专利技术还提供一种相变存储器阵列，包括半导体衬底；二极管阵列，包括沿行方向和列方向排列的二极管，不同二极管之间通过浅沟槽隔离结构隔离，所述行方向和列方向相互垂直，其中每个二极管包括第一掺杂半导体区，具有第一导电类型，所述第一掺杂半导体区位于所述半导体衬底上；导电区，覆盖在所述第一掺杂半导体区上，所述导电区与第一掺杂半导体区构成二极管；所述相变存储器还包括字线，埋植于所述半导体衬底内， 多条字线沿列方向排列，不同条字线之间通过深沟槽隔离，每条字线将同一行的二极管的第一掺杂半导体区相电连接。优选地，所述浅沟槽隔离结构底部形成有第三掺杂半导体区，所述第三掺杂半导体区导电类型与第一掺杂半导体区导电类型相同，所述第三掺杂半导体区与所述浅沟槽隔离结构底部、所述第一掺杂半导体区、以及所述低阻导电区均相邻接。优选地，所述第三掺杂半导体区深度范围为500A至0.5 μ m，浓度范围为10的18 次量级至M次量级cm—3。6优选地，所述字线通过对半导体衬底进行离子注入或者扩散掺杂形成。优选地，所述字线导电类型与第一掺杂半导体区导电类型相同，所述字线的方块电阻范围为Iohm/方块 500ohm/方块。优选地，所述字线掺杂浓度比第一掺杂半导体区至少高5倍。优选地，至少所述二极管的一个半导体掺杂区位于所述半导体衬底之上的外延层内。优选地，所述导电区为掺杂的多晶硅或者金属。本专利技术还提供一种相变存储器阵列的形成方法，包括提供半导体衬底；在半导体衬底上形成二极管阵列，所述二极管阵列包括沿行方向和列方向排列的二极管，不同二极管之间通过浅沟槽隔离结构隔离，所述行方向和列方向相互垂直，其中，形成二极管步骤包括在所述半导体衬底上形成第一掺杂半导体区，所述第一掺杂半导体区具有第一导电类型；在所述第一掺杂半导体区上覆盖导电区，所述导电区与第一掺杂半导体区构成二极管；所述相变存储器阵列的形成方法还包括在所述半导体衬底内埋植多条字线，多条字线沿列方向排列，不同条字线之间通过深沟槽隔离，每条字线将同一行的二极管的第一掺杂半导体区相电连接。优选地，还包括在所述浅沟槽隔离结构底部形成第三掺杂半导体区步骤，所述第三掺杂半导体区导电类型与第一掺杂半导体区导电类型相同，所述第三掺杂半导体区与所述浅沟槽隔离结构底部、所述第一掺杂半导体区、以及所述低阻导电区均相邻接。优选地，所述第三掺杂半导体区深度范围为500A至0.5 μ m，浓度范围为10的18 次量级至M次量级cm—3。优选地，所述字线通过对半导体衬底进行离子注入或者扩散掺杂形成。优选地，所述字线导电类型与第一掺杂半导体区导电类型相同，所述字线的方块电阻范围为Iohm/方块 500ohm/方块。优选地，所述字线掺杂浓度比第一掺杂半导体区至少高5倍。优选地，还包括本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：万旭东，张步新，吴关平，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：
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