沟槽隔离形成方法技术

本发明专利技术公开了一种沟槽隔离形成方法，该方法包括：采用低压化学气相淀积工艺在半导体晶片表面上形成第一氧化硅层；在第一氧化硅层中刻蚀形成沟槽图形；以刻蚀后的第一氧化硅层为掩模在半导体晶片中刻蚀形成沟槽；去除第一氧化硅层；进行沟槽氧化，在沟槽表面上形成氧化硅绝缘区；采用低压化学气相淀积工艺淀积多晶硅填充沟槽；进行多晶硅平坦化回蚀。本发明专利技术提供的技术方案，采用了低压化学气相淀积工艺填充沟槽，并采用平坦化回蚀工艺平坦化晶片表面，无需使用成本较高的高密度等离子气体化学气相淀积设备和化学机械平坦化设备，且能够和现有的工艺平台相兼容，便于大规模的应用于实际生产中。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及半导体器件的一种。
技术介绍
随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度。更大的数据存储量以及更多的功能，半导体晶片朝向更高的元件密度、高集成度方向发展，芯片中两个相邻的半导体器件之间的距离也越来越接近，因此需要在两个相邻的半导体器件之间设置隔离区，以隔离不需要的漏电流。沟槽隔离是隔离区的一种常见的具体实现形式，能够极大的缩小隔离面积，从而降低整体芯片成本，其制造方法通常分为三个主要步骤沟槽刻蚀、绝缘材质填充和绝缘材质平坦化，通过在两个相邻的半导体器件之间设置的沟槽中填充绝缘材质，实现相邻的半导体器件之间的电性隔离。目前，半导体制造领域，通常采用HDPCVD (high-density plasma chemical vapord印osition，高密度等离子气体化学气相淀积)的方式实现在沟槽中填充氧化物绝缘材质,并通过CMP (chemical mechanical planarization，化学机械平坦化)的方式进行氧化物的平坦化。然而，上述现有技术中，需要使用专用的高密度等离子气体化学气相淀积设备和化学机械平坦化设备，该类设备的成本较高，且难以和现有的工艺平台兼容。
技术实现思路
为解决上述技术问题，本专利技术的目的在于提供一种能够和现有的工艺平台兼容的，使沟槽隔离制造工艺中，无需使用成本较高的高密度等离子气体化学气相淀积设备和化学机械平坦化设备。为实现上述目的，本专利技术提供了如下技术方案—种，包括采用低压化学气相淀积工艺在半导体晶片表面上形成第一氧化硅层；在第一氧化硅层中刻蚀形成沟槽图形；以刻蚀后的第一氧化硅层为掩模在半导体晶片中刻蚀形成沟槽；去除第一氧化硅层；进行沟槽氧化，在沟槽表面上形成氧化硅绝缘区；采用低压化学气相淀积工艺淀积多晶硅填充沟槽；进行多晶硅平坦化回蚀。优选的，所述第一氧化硅层的厚度不大于4000埃。优选的，采用干法刻蚀工艺在第一氧化硅层中刻蚀形成沟槽图形。优选的，在形成沟槽图形之后，还包括采用湿法刻蚀工艺去除光刻胶层。优选的，采用湿法刻蚀工艺去除第一氧化硅层，刻蚀溶液中氢氟酸和氟化铵的比例为 1 20，刻蚀时间为不大于2分钟。优选的，进行沟槽氧化时的温度不低于1150摄氏度。优选的，采用热氧化生长工艺进行沟槽氧化。优选的，进行多晶硅平坦化回蚀之后，还包括采用低压气相淀积工艺在半导体晶片表面上淀积形成第二氧化硅层；在第二氧化硅层中刻蚀形成沟槽保护区域。优选的，采用湿法刻蚀工艺在第二氧化硅层中刻蚀形成沟槽保护区。优选的，所述第二氧化硅层的厚度不大于4000埃。应用本专利技术实施例所提供的技术方案，主要采用了低压化学气相淀积工艺和平坦化回蚀工艺制造沟槽隔离，无需使用成本较高的高密度等离子气体化学气相淀积设备和化学机械平坦化设备，且能够和现有的工艺平台相兼容，便于大规模的应用于实际生产中。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术实施例一中提供的的流程示意图；图2为本专利技术提供的SOI半导体晶片在形成第一氧化硅层后的结构示意图；图3为本专利技术提供的第一氧化硅层中包括沟槽图形的半导体晶片的结构示意图；图4为本专利技术提供的半导体晶片中刻蚀形成沟槽后的结构示意图；图5为本专利技术提供的较大BOX损耗的半导体晶片的局部结构示意图；图6为本专利技术实施例一中提供的半导体晶片的局部结构示意图；图7为本专利技术提供的淀积多晶硅后的半导体晶片结构示意图；图8为本专利技术实施例一中形成的半导体晶片结构示意图；图9为本专利技术实施例二中形成光刻胶图案后的半导体晶片结构示意图；图10为本专利技术实施例二中形成的半导体晶片结构示意图。具体实施例方式现有技术中，在半导体器件生产过程中，形成沟槽隔离需要使用专用的高密度等离子气体化学气相淀积设备和化学机械平坦化设备，该类设备的成本较高，且难以和现有的工艺平台兼容。因此，本专利技术的目的在于提供能够和现有的工艺平台兼容的， 使沟槽隔离制造工艺中，无需使用成本较高的高密度等离子气体化学气相淀积设备和化学机械平坦化设备。本专利技术实施例提供的，包括采用低压化学气相淀积工艺在半导体晶片表面上形成第一氧化硅层；在第一氧化硅层中刻蚀形成沟槽图形；以刻蚀后的第一氧化硅层为掩模在半导体晶片中刻蚀形成沟槽；去除第一氧化硅层；进行沟槽氧化，在沟槽表面上形成氧化硅绝缘区；采用低压化学气相淀积工艺淀积多晶硅填充沟槽；进行多晶硅平坦化回蚀。应用本专利技术实施例所提供的技术方案，主要采用了低压化学气相淀积工艺和平坦化回蚀工艺制造沟槽隔离，无需使用成本较高的高密度等离子气体化学气相淀积设备和化学机械平坦化设备，且能够和现有的工艺平台相兼容，便于大规模的应用于实际生产中。以上是本专利技术的核心思想，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例， 而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。实施例一如图1所示，为本实施例提供的的一种流程示意图，该方法包括以下步骤步骤S101，在半导体晶片表面上采用低压化学气相淀积工艺淀积形成第一氧化硅层。结合图2所示，其为采用SOKSilicon-On-Insulator，绝缘体上硅)工艺的半导体晶片在形成第一氧化硅层后的结构示意图，201为衬底(handle)、202为埋氧化层(buried oxide, BOX)、203为硅层、204为第一氧化硅层。作为一种实施方式，可以采用LPTEOS工艺在半导体晶片表面上淀积二氧化硅，形成第一氧化硅层。作为可选的实现方式，沉积条件可以为在低压、中等真空度下(约0. 1 5托)，温度为650 750摄氏度时，热分解TE0S(tetraethyl orthosilicate，正硅酸乙酯)。利用LPTEOS工艺可以制作出均勻性优异的氧化硅层。步骤S102，在第一氧化硅层中刻蚀形成沟槽图形。作为可选的实施方式，本步骤可以由以下方式实现，首先在第一氧化硅层表面上涂布光刻胶，形成光刻胶层，并通过光刻工艺在光刻胶层中形成沟槽图形的光刻胶图案，以光刻胶图案为掩模在第一氧化硅层中刻蚀，形成沟槽图形。结合图3所示，其为第一氧化硅层中包括沟槽图形的半导体晶片的结构示意图。其中，201为衬底、202为埋氧化层、203为硅层、204为第一氧化硅层、2041为沟槽图形区域、205为光刻胶层。作为可选的实施方式，本步骤中，可以采用干法刻蚀工艺刻蚀第一氧化硅层，在干法刻蚀系统中，刻蚀作用是通过化学作用或物理作用，或化学和物理的共同作用来实现，通过干法刻蚀工艺，能够实现较小的沟槽尺寸控制和较好的半导体晶片内或晶片之间的沟槽尺寸均勻性。5此外，在形成沟槽图形之后，半导体晶片表面的光刻胶层不再有用，需要将其完全去除，因此，在形成沟槽图形之后，还可以包括采用湿法刻蚀工艺去除第一氧化硅层表面的光刻胶层。具体地，可以将光刻胶层置于去胶化学溶液中，使本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种沟槽隔离形成方法，其特征在于，包括采用低压化学气相淀积工艺在半导体晶片表面上形成第一氧化硅层； 在第一氧化硅层中刻蚀形成沟槽图形；以刻蚀后的第一氧化硅层为掩模在半导体晶片中刻蚀形成沟槽；去除第一氧化硅层；进行沟槽氧化，在沟槽表面上形成氧化硅绝缘区； 采用低压化学气相淀积工艺淀积多晶硅填充沟槽； 进行多晶硅平坦化回蚀。2.根据权利要求1所述的方法，其特征在于 所述第一氧化硅层的厚度不大于4000埃。3.根据权利要求1所述的方法，其特征在于采用干法刻蚀工艺在第一氧化硅层中刻蚀形成沟槽图形。4.根据权利要求1所述的方法，其特征在于，在形成沟槽图形之后，还包括 采用湿法刻蚀工艺去除光刻胶层。5.根据权利要求1所述的方法...

【专利技术属性】
技术研发人员：牟亮伟，侯宏伟，
申请(专利权)人：无锡华润上华半导体有限公司，无锡华润上华科技有限公司，
类型：发明
国别省市：