形成栅极的方法技术

一种形成栅极的方法，包括：提供衬底；在衬底表面形成栅介质层，在栅介质层表面形成氮化钨层，在氮化钨层表面形成钨层；图形化氮化钨层和钨层；湿法刻蚀去除部分图形化后的氮化钨层和钨层，且湿法刻蚀对氮化钨的刻蚀速率大于对钨的刻蚀速率，形成伪栅极，伪栅极呈T型，伪栅极包括湿法刻蚀后的氮化钨层和钨层；形成介质层，覆盖栅介质层，介质层的表面与伪栅极的表面相平；去除伪栅极，形成栅极沟槽，栅极沟槽呈T型；在栅极沟槽内填充栅极材料，形成栅极。本发明专利技术有利于栅极材料的填充，避免形成空隙，或者至少可以减少形成的空隙；而且工艺简单，可以避免现有技术中描述的对衬底造成损伤的缺点。

【技术实现步骤摘要】

本专利技术涉及半导体
，尤其涉及。
技术介绍
现有技术中，形成栅的工艺可分为前栅(gate first)工艺和后栅(gate last)工艺。前栅工艺是指先沉积栅介质层，在栅介质层上形成栅电极，然后进行源漏注入，之后进行退火工艺以激活源漏中的离子。前栅工艺其工艺步骤简单，但在进行退火时，栅电极不可避免地要承受高温，导致MOS管的阈值电压Vt漂移，影响管子性能。后栅工艺是指在退火工艺后，即在高温步骤后，刻蚀掉多晶硅伪栅，形成伪栅沟槽，再用合适的金属填充伪栅沟槽以形成栅电极，这样可以使栅电极避开高温，避免MOS管的阈值电压Vt漂移，影响管子性能。后栅工艺可以大大加宽栅电极的材料的选择范围，但是工艺变得更加复杂。在形成金属栅电极时，随着半导体器件尺寸越来越小，特别是在32nm及以下工艺中，由于伪栅沟槽宽度变小，使得金属材料的填充效率难以达到百分之百，即在伪栅沟槽中填入的金属中间会存在着一定的间隙，间隙不仅会增大栅电极的寄生电阻，而且还会造成MOS管可靠性降低等问题。2010年2月M日公开的公开号为“CN101656205A”的中国专利申请公开的“集成电路金属栅极结构及其制造方法”公开了一种形成金属栅极的方法，包括提供半导体衬底；在所述半导体衬底上形成伪栅极结构，其中，所述伪栅极结构包括多晶硅；除去所述伪栅极结构，以提供具有顶部和底部的沟槽，其中所述顶部和所述底部具有第一宽度；增加所述沟槽的顶部宽度，以提供第二宽度；以及，在包括所述第二宽度的所述沟槽中形成栅极， 其中所述形成栅极的步骤包括将第一金属沉积到所述沟槽中。该专利文献中公开的形成金属栅极的方法，在去除伪栅极结构后，增加沟槽顶部的宽度，以利于之后向沟槽内填充金属，改善金属的填充性。然而，该专利文献中利用氩(Ar)溅射工艺增加沟槽顶部宽度，这样容易对衬底造成破坏。
技术实现思路
本专利技术解决的问题是现有技术的，容易对衬底造成损坏。为解决上述问题，本专利技术提供一种，包括提供衬底；在所述衬底表面形成栅介质层，在所述栅介质层表面形成氮化钨层，在所述氮化钨层表面形成钨层；图形化所述氮化钨层和钨层；湿法刻蚀去除部分所述图形化后的氮化钨层和钨层，且所述湿法刻蚀对氮化钨的刻蚀速率大于对钨的刻蚀速率，形成伪栅极，所述伪栅极呈T型，所述伪栅极包括湿法刻蚀后的氮化钨层和钨层；3形成介质层，覆盖所述栅介质层，所述介质层的表面与伪栅极的表面相平；去除所述伪栅极，形成栅极沟槽，所述栅极沟槽呈T型；在所述栅极沟槽内填充栅极材料，形成栅极。可选的，利用化学气相沉积在所述栅介质层上形成氮化钨层；所述化学气相沉积中使用的气体包括WF6，H2, N2。可选的，所述WF6的流量为3 lOsccm，所述N2的流量为50 200sccm，所述H2的流量为100 lOOOsccm。可选的，所述化学气相反应的时间为5 15秒。可选的，利用化学气相沉积或物理气相沉积在所述氮化钨层上形成钨层。可选的，所述湿法刻蚀中使用的溶液选自溶液、NH4OH溶液、HF溶液其中之ο可选的，利用干法刻蚀去除伪栅极。可选的，所述干法刻蚀中使用的气体包括C12，SF6。可选的，所述栅介质层包括二氧化硅层、氮氧化硅层、氮化硅层其中之一，或者他们的任意组合。可选的，所述栅介质层还包括至少一层高k介质层，所述k值大于4. 5。可选的，还包括形成伪栅极后，形成介质层之前，在所述伪栅极周围形成侧墙。可选的，所述栅极材料选自铪、锆、钛、铝、铊、钯、钼、钴、镍、钨、银、铜、金、导电的金属氮化物、导电的金属碳化物、导电的金属硅化物其中之一或者他们的组合。与现有技术相比，本专利技术具有以下优点本专利技术的，利用湿法刻蚀氮化钨和钨时，对氮化钨的刻蚀速率大于对钨的刻蚀速率的特点，在衬底上形成图形化的氮化钨层和钨层，钨层位于氮化钨层上， 这样之后利用湿法刻蚀去除部分图形化后的氮化钨层和钨层时，因此可以形成T型的伪栅极，这样伪栅极的顶部宽度也就大于底部宽度。形成介质层后，去除伪栅极后，就可以形成 T型的栅极沟槽，这样栅极沟槽的顶部宽度也就大于底部宽度。在栅极沟槽内填充栅极材料，形成栅极时，有利于栅极材料的填充，避免形成空隙，或者至少可以减少形成的空隙；而且工艺简单，可以避免现有技术中描述的对衬底造成损伤的缺点。附图说明图1为本专利技术的具体实施方式的的流程图；图加 图池为本专利技术具体实施例的的剖面结构示意图。具体实施例方式专利技术人经过长期的钻研，希望可以找到简单的工艺形成顶部宽度大于底部宽度的栅极沟槽，有利于栅极材料的填充，避免形成空隙，或者至少可以减少形成的空隙；而且，可以避免现有技术中描述的对衬底造成损伤的缺点。经过大量的资料阅读，专利技术人意外的发现，“Enrico Bellandi，Cinzia De Marco，Antonio Truscello，Jeffery W. Butterbaugh，， 在“Future Fab International, Volume30, July 2009” 公幵的文章“resist removal and cleaning for TANOS metal gatenonvolatile memories，，中披露了、湿法亥Ij烛氣化鹤禾口鹤时，对氮化钨的刻蚀速率大于对钨的刻蚀速率的特点。本专利技术具体实施方式的，利用湿法刻蚀氮化钨和钨时，对氮化钨的刻蚀速率大于对钨的刻蚀速率的特点，在衬底上形成图形化的氮化钨层和钨层，钨层位于氮化钨层上，这样之后利用湿法刻蚀去除部分图形化后的氮化钨层和钨层时，因此可以形成T型的伪栅极，这样伪栅极的顶部宽度也就大于底部宽度。形成介质层后，去除伪栅极后，就可以形成T型的栅极沟槽，这样栅极沟槽的顶部宽度也就大于底部宽度。在栅极沟槽内填充栅极材料，形成栅极时，有利于栅极材料的填充，避免形成空隙，或者至少可以减少形成的空隙；而且工艺简单，可以避免现有技术中描述的对衬底造成损伤的缺点。为了使本领域的技术人员可以更好的理解本专利技术，下面结合附图详细说明本专利技术的具体实施方式。图1为本专利技术的具体实施方式的的流程图，参图1，本专利技术具体实施方式的包括步骤Sll，提供衬底；步骤S12，在所述衬底表面形成栅介质层，在所述栅介质层表面形成氮化钨层，在所述氮化钨层表面形成钨层；步骤S13，图形化所述氮化钨层和钨层；步骤S14，湿法刻蚀去除部分所述图形化后的氮化钨层和钨层，且所述湿法刻蚀对氮化钨的刻蚀速率大于对钨的刻蚀速率，形成伪栅极，所述伪栅极呈T型，所述伪栅极包括湿法刻蚀后的氮化钨层和钨层；步骤S15，形成介质层，覆盖所述栅介质层，所述介质层的表面与所述伪栅极的表面相平；步骤S16，去除所述伪栅极，形成栅极沟槽，所述栅极沟槽的呈T型；步骤S17，在所述栅极沟槽内填充栅极材料，形成栅极。图加 图池为本专利技术具体实施例的的剖面结构示意图，为了使本领域技术人员可以更好的理解本专利技术具体实施方式的，下面结合具体实施例并结合参考图1和图加 图详细说明本专利技术具体实施方式的。结合参考图1和图加，执行步骤S11，提供衬底20。本专利技术具体实施例中，衬底20 的材料可以为单晶硅、单晶锗或单晶硅锗；也可以是绝缘体上硅(SOI)；或者还可以包括其它的材料，例如砷化镓等III-V族化合物。在所述衬底20中形成有器件结构(图中未示)， 例如隔离沟本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成栅极的方法，其特征在于，包括提供衬底；在所述衬底表面形成栅介质层，在所述栅介质层表面形成氮化钨层，在所述氮化钨层表面形成钨层；图形化所述氮化钨层和钨层；湿法刻蚀去除部分所述图形化后的氮化钨层和钨层，且所述湿法刻蚀对氮化钨的刻蚀速率大于对钨的刻蚀速率，形成伪栅极，所述伪栅极呈T型，所述伪栅极包括湿法刻蚀后的氮化钨层和钨层；形成介质层，覆盖所述栅介质层，所述介质层的表面与伪栅极的表面相平；去除所述伪栅极，形成栅极沟槽，所述栅极沟槽呈T型；在所述栅极沟槽内填充栅极材料，形成栅极。2.如权利要求1所述的形成栅极的方法，其特征在于，利用化学气相沉积在所述栅介质层上形成氮化钨层；所述化学气相沉积中使用的气体包括:WF6，H2, N2。3.如权利要求2所述的形成栅极的方法，其特征在于，所述WF6的流量为3 lOsccm， 所述N2的流量为50 200sccm，所述H2的流量为100 lOOOsccm。4.如权利要求3所述的形成栅极的方法，其特征在于，所述化学气相反应的时间为5 15秒。5.如权利要求1所述的形成栅...

【专利技术属性】
技术研发人员：卢炯平，洪中山，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：