化学机械平坦化方法和后金属栅的制作方法技术

本发明专利技术提供一种化学机械平坦化方法和后金属栅的制作方法，所述化学机械平坦化的方法包括：提供具有栅极和栅极两侧的源漏区的基底，栅极和源漏区上覆盖有隔离层，隔离层包括位于栅极上方的凸起部和位于栅极之间基底表面上的凹陷部；对隔离层进行选择性掺杂工艺，仅使得凸起部被掺杂；对掺杂后的基底进行CMP工艺，去除凸起部并使基底表面平坦化。所述方法通过对隔离层进行选择性掺杂工艺，仅使得隔离层的凸起部被掺杂，会增强CMP工艺中研磨液对凸起部材料的化学腐蚀作用，提高CMP工艺过程对凸起部材料的移除速率，从而改善研磨过程的芯片内的均匀性，进而在后栅形成过程中，栅极之间的隔离层内不会有残余金属，能够避免器件的短路缺陷。

【技术实现步骤摘要】

本专利技术涉及集成电路制造
，特别涉及一种化学机械平坦化方法。
技术介绍
随着对超大规模集成电路高集成度和高性能的需求逐渐增加，半导体技术向着45 纳米甚至更小特征尺寸的技术节点发展。由于高K/金属栅工艺在45纳米技术节点上的成功应用，使该工艺成为30纳米以下技术节点不可缺少的关键工艺模块。目前，在45纳米和 32纳米芯片量产方面，只有坚持高K/后金属栅(gate last)工艺的英特尔公司取得了成功，而近年来紧随IBM产业联盟的三星、台积电、英飞凌等业界巨头也将开发重点由高K/先金属栅(gate first)工艺转向gate last工艺。对于gate last工艺来说，其中化学机械平坦化(CMP)工艺的开发被业界认为最具挑战性。在常规的gate last工艺中，需要采用CMP工艺将多晶硅栅(polygate)顶部的氧化硅隔离层和氮化硅隔离层磨掉，露出多晶硅栅的顶端后停止研磨，此步CMP工艺称为打开多晶硅栅顶部的CMP JPPoly opening nitridepolish CMP，简称POP CMP ；而后去除多晶硅栅，在留下的沟槽内填充进不同的金属层，再进行一步或多步金属层的化学机械抛光， 此步CMP工艺即metal gate CMP，仅留下沟槽内的金属，从而最终得到高K/金属栅结构。图1至图2为现有的POP CMP工艺的示意图，图3至图4为现有的metalgate CMP 工艺的示意图。如图1和图2所示，基底10上形成有多晶硅栅11，多晶硅栅11依次被氮化硅隔离层12和氧化硅隔离层13覆盖，其中POP CMP具体包括两步CMP，第一步是氧化硅隔离层13的CMP，以露出多晶硅栅11顶部的氮化硅隔离层，第二步是氮化硅隔离层12的CMP， 以露出多晶硅栅11。上述两步CMP对芯片内部研磨均勻性(within in die uniformity) 都有着很高的要求，其中，对氧化硅隔离层的CMP的研磨均勻性控制最为关键。然而问题在于，由于多晶硅栅11的密度较大，并且淀积氧化硅隔离层13前的基底表面存在栅高度的落差，约1000A至1800A，于是导致氧化硅隔离层13淀积后多晶硅栅11 的顶部与源漏区(图中未示出)的氧化硅隔离层13的厚度落差h可达1000A至4000A，甚至更多。采用常规氧化硅CMP工艺通常无法有效消除这种较大的厚度落差，会随研磨过程的进行，一直遗传到氧化硅隔离层13的研磨工艺结束，如图2所示，这种落差造成多晶硅栅 11之间剩余的氧化硅隔离层13中形成凹坑14，即使下一步氮化硅隔离层12的CMP也很难修复，并且由于材料选择比的不同，还可能将这种氧化硅隔离层13的凹坑14进一步放大。 如图3和图4所示，氧化硅隔离层凹坑14内也填充有金属材料，在后续的metal gate CMP 工艺中，直接会给该工艺造成巨大障碍，极大压缩该工艺的调整空间，很容易造成栅间的金属残留，导致器件短路。
技术实现思路
本专利技术解决的问题是提供一种化学机械平坦化方法能够避免改善CMP工艺对芯片内部研磨的均勻性，进而防止器件短路。为解决上述问题，本专利技术提供一种化学机械平坦化方法，包括以下步骤提供具有栅极和栅极两侧的源漏区的基底，所述栅极和源漏区上覆盖有隔离层， 其中所述隔离层包括位于栅极上方的凸起部和位于栅极之间基底表面上的凹陷部；对所述隔离层进行选择性掺杂工艺，仅使得所述凸起部被掺杂；对掺杂后的基底进行CMP工艺，去除所述凸起部并使基底表面平坦化。对所述隔离层进行选择性掺杂工艺具体包括在所述隔离层上形成具有凸起部图案的掩膜层，以暴露所述凸起部；进行离子注入，使得所述凸起部被掺杂；去除所述掩膜层。优选的，所述掩膜层为光刻胶层。优选的，所述离子注入的过程中，离子注入的深度等于或小于所述凸起部与凹陷部的厚度落差。所述离子注入的能量范围依据所述厚度落差确定。所述隔离层的材料包括氧化硅。可选的，所述离子注入的离子包括H、C、N、B、BF2、In、P、As和Sb中的至少一种。所述CMP工艺中的研磨液包括碱性Si02基研磨液或碱性Ce02基研磨液，研磨垫包括硬研磨垫或软研磨垫。本专利技术提供一种后金属栅的制造方法，包括提供具有伪栅和伪栅两侧的源漏区的基底，所述伪栅和源漏区上覆盖有隔离层， 其中所述隔离层包括位于伪栅上方的凸起部和位于伪栅之间基底表面上的凹陷部；对所述隔离层进行选择性掺杂工艺，仅使得所述凸起部被掺杂；进行第一 CMP工艺，去除所述凸起部直到露出伪栅顶部的第一隔离层；进行第二 CMP工艺，去除所述伪栅顶部的第一隔离层直到露出伪栅；去除所述伪栅从而留下栅沟槽；在所述栅沟槽内填充金属；进行第三CMP工艺，去除栅沟槽外基底表面的多余金属，形成金属栅。与现有技术相比，上述技术方案具有以下优点通过对隔离层进行选择性掺杂工艺，仅使得隔离层的凸起部被掺杂，由于隔离层的凸起部经掺杂后，其化学键及结晶状态被破坏，因此会增强CMP工艺中研磨液对凸起部材料的化学腐蚀作用，大大提高CMP工艺过程对凸起部材料的移除速率，从而改善研磨过程的芯片内的均勻性，不会将隔离层的厚度落差遗传给平坦化的基底表面，减少甚至消除栅极之间的隔离层凹坑。进而在后栅形成过程中，栅极之间的隔离层内不会有残余金属，能够避免器件的短路缺陷。附图说明通过附图所示，本专利技术的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本专利技术的主旨。图1至图2为现有的POP CMP工艺的示意图；图3至图4为现有的metal gate CMP工艺的示意图；图5为本专利技术实施例一中化学机械平坦化方法的流程图；图6至图8为本专利技术实施例一中化学机械平坦化方法的示意图；图9至图16为本实施例二中后金属栅的制造方法的示意图。具体实施例方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。 正如
技术介绍
部分所述，目前45纳米和32纳米芯片量产应用的后金属栅工艺中， 经常会出现器件短路的缺陷，专利技术人研究后发现，这种缺陷可能是由于metal gate CMP工艺过程栅间的金属残留导致的，而这种金属残留却是由于POP CMP工艺过程不能消除氧化硅隔离层的厚度落差而引起的，可见，解决器件短路缺陷的关键是改善CMP工艺对芯片内部研磨的均勻性，特别是要避免研磨之后剩余氧化硅隔离层的凹坑。基于此，本专利技术的提供一种化学机械平坦化方法，包括提供具有栅极和栅极两侧的源漏区的基底，所述栅极和源漏区上覆盖有隔离层，其中所述隔离层包括位于栅极上方的凸起部和位于栅极之间基底表面上的凹陷部；对所述隔离层进行选择性掺杂工艺，仅使得所述凸起部被掺杂；对掺杂后的基底进行CMP本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种化学机械平坦化方法，其特征在于，包括提供具有栅极和栅极两侧的源漏区的基底，所述栅极和源漏区上覆盖有隔离层，其中所述隔离层包括位于栅极上方的凸起部和位于栅极之间基底表面上的凹陷部； 对所述隔离层进行选择性掺杂工艺，仅使得所述凸起部被掺杂； 对掺杂后的基底进行CMP工艺，去除所述凸起部并使基底表面平坦化。2.根据权利要求1所述的化学机械平坦化方法，其特征在于，对所述隔离层进行选择性掺杂工艺具体包括在所述隔离层上形成具有凸起部图案的掩膜层，以暴露所述凸起部； 进行离子注入，使得所述凸起部被掺杂； 去除所述掩膜层。3.根据权利要求1所述的化学机械平坦化方法，其特征在于，所述掩膜层为光刻胶层。4.根据权利要求1-3任一项所述的化学机械平坦化方法，其特征在于，所述离子注入的过程中，离子注入的深度等于或小于所述凸起部与凹陷部的厚度落差。5.根据权利要求4所述的化学机械平坦化方法，其特征在于，所述离子注入的能量范围依据所述厚度落差确定。6.根据权利要求1-3...

【专利技术属性】
技术研发人员：杨涛，刘金彪，贺晓彬，赵超，陈大鹏，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：