本发明专利技术公开了一种基线漂移(BLW)校正系统及方法。模拟至数字转换器(ADC)将模拟输入转换为数字输出，且切片器(slicer)将数字输出映射至多个默认值的其中之一。基线漂移(BLW)校正单元根据切片器的输入与输出的差值，产生基线漂移(BLW)校正值。校正控制器根据BLW校正值以产生细校正值及粗校正值。其中，细校正值用以校正模拟至数字转换器的数字输出，且粗校正值用以校正模拟至数字转换器的模拟输入。
【技术实现步骤摘要】
本专利技术涉及一种基线漂移(baseline wander)校正，特别是涉及一种通讯接收器的。
技术介绍
以太网络为一种广泛使用的计算机网络技术，可用以建构局域网络。例如，快速以太网络或100BASE-TX的传送速率可达每秒100兆位。在传送端，数据在传送之前会通过一变压器。在接收端，数据在被接收器接收之前还会经过另一变压器。然而，变压器本身形同高通滤波器，其会衰减或阻隔传送信号的直流成份，因而产生基线漂移效应。接收端的信号波形的基线会受到基线漂移效应的影响，特别是对于一长串的正或负封包。有一些传统方法可用以克服基线漂移效应。方法之一是使用模拟至数字转换器 (ADC)，将接收的模拟信号转换为数字信号。接着，使用基线漂移校正机制以同时对接收信号进行模拟域及数字域的校正。然而，由于模拟至数字转换器本身具时间延迟(latency)， 特别是管线(pipeline)式模拟至数字转换器。因此，通常会使用延迟线或电路以保持 (hold)模拟信号，这将造成整体电路面积的增大及消耗功率的增加。鉴于传统基线漂移校正系统不具有成本效益，因此亟需提出一种新颖的基线漂移校正机制，用以降低芯片面积及其消耗功率。
技术实现思路
鉴于上述，本专利技术实施例的目的之一在于提出一种，其具有简化架构、较小芯片面积及较小的功率消耗。根据本专利技术实施例，基线漂移(BLW)校正系统包括模拟至数字转换器(ADC)、切片器(slicer)、基线漂移(BLW)校正单元及校正控制器。模拟至数字转换器(ADC)将模拟输入转换为数字输出。切片器将数字输出映射至多个默认值的其中之一。基线漂移(BLW)校正单元根据切片器的输入与输出的差值，产生基线漂移(BLW)校正值。校正控制器根据BLW 校正值以产生细校正值及粗校正值。其中，细校正值用以校正模拟至数字转换器的数字输出，且粗校正值用以校正模拟至数字转换器的模拟输入。附图说明图1的方块图显示本专利技术实施例的通讯接收器的基线漂移校正系统。图2例示BLW校正值、细校正值及粗校正值。图3A的流程图显示细校正值和粗校正值的产生方法。图;3B例示根据图3A流程所产生的数值。图4A显示图3A中调整细/粗校正值的步骤的详细流程图。图4B例示(截断后)BLW校正值的幅度M、细校正值F及粗校正值C的关系。主要元件符号说明8加法器9切片器10基线漂移(BLW)校正单元11粗/细校正控制器12模拟至数字转换器(ADC)13加法器14模拟增益/偏移(gain/offset)电路15数字增益电路16均衡器30-36步骤41-58步骤DOF细交换区AOF粗交换区AOFM粗校正值的幅度OFFSBLW校正值的交换区S符号位M(BLW校正值的)截断后幅度F细校正值C粗校正值ASTEP最小粗校正步距具体实施例方式图1的方块图显示本专利技术实施例的通讯接收器的基线漂移校正系统。基线漂移校正系统可适用于以太网络接收器，但不限定于此。在本实施例中，基线漂移(BLW)校正单元10根据切片器(slicer)9的输入及输出差值以产生BLW校正值，其中该差值可由加法器8得到。BLW校正单元10可由传统技术来实施，例如低通滤波器。一般来说，切片器为一种可将输入映射至多个默认值之一的装置。根据本实施例的特征之一，粗/细校正控制器11从BLW校正单元10接收BLW校正值。根据该BLW校正值，粗/细校正控制器11可产生细校正值及粗校正值，其中细校正值包括BLW校正值中的多个较低有效位(LSB)，而粗校正值则包括BLW校正值中的多个较高有效位(MSB)。细校正值与粗校正值之间具有位间重叠或称为交换(swap)。该交换区的宽度可以为二位宽度，但不限定于此。图2例示BLW校正值、细校正值及粗校正值。在此图式中，数字“1”代表2—1位，数字“2”代表2_2位，以此类推。细校正值中的细交换区标示为 D0F，而粗校正值中的粗交换区则标示为A0F。细校正值用以校正模拟至数字转换器(ADC) 12的数字输出，其可经由位于模拟至数字转换器12之后的加法器13以进行校正。另一方面，粗校正值用以校正模拟至数字转换器12的模拟输入，其可经由位于模拟至数字转换器12之前的模拟增益/偏移(gain/ offset)电路14以进行校正。图1的BLW校正系统的操作原理如下。首先，使用具零值DOF的细校正值以进行数字方式的细校正，此时的粗校正值为零。一旦细交换区DOF的值变为非零(例如01)时， 则将非零DOF复制到粗交换区A0F，据以进行模拟方式的粗校正。由于模拟至数字转换器 12 一般具有时间延迟，特别是管线式模拟至数字转换器，因此非零AOF要一直等到延迟时间过后才会产生效果。届时，必须以相当于非零AOF的值来降低细交换区DOF的值(例如从01降低为00)，以避免过度校正。换句话说，当延迟时间过后，细交换区DOF必须予以回复，使得细校正值及粗校正值之和大致等于BLW校正值。根据上述BLW校正原理，模拟增益/偏移电路14即不需经常地调整。换句话说， 模拟增益/偏移电路14的切换频率可较传统BLW校正系统来得低。因此，可有效降低消耗功率。再者，模拟增益/偏移电路14的电路设计复杂度及电路面积也能有效降低。图1所示的BLW校正系统还可包括数字增益电路15，其接收加法器13的校正数字输出。值得注意的是，加法器13和数字增益电路15的配置顺序可以互相交换。此外，位于加法器13或数字增益电路15之后的均衡器16可进行加法器13或数字增益电路15的输出的均衡化。均衡器16的输出则馈送至切片器9。图3A的流程图显示细校正值和粗校正值的产生方法，而图3B例示根据图3A流程所产生的数值。在步骤30，自BLW校正单元10接收BLW校正值。该BLW校正值在步骤31 转换为符号/幅度(sign/magnitude)格式，如图所示。经转换的BLW校正值宽度为11 位，其第一位为符号位S，其中数字“1”代表2—1位，数字“2”代表2_2位，以此类推，且该BLW 校正值被归一化(normalize)至数值“1”。接着，在步骤32，将转换后BLW校正值的一个或多个较低有效位(LSB)予以截断 (truncate)，使得截断后幅度M的位宽度较模拟至数字转换器(ADC)的幅度位宽度多一个位。例如，如图3B所例示，ADC输出具有七个幅度位，而BLW校正值的截断后幅度则具有八个位。在步骤33，获得BLW校正值的最大变化量。在此例子中，最大变化量< 2Λ其中m =7。假设模拟至数字转换器(ADC) 12的延迟时间LT为6，则符合不等式2n > LT的整数η 为3。接下来，在步骤34，根据最小粗校正步距ASTEP以决定细/粗交换区D0F/A0F，其中，ASTEP可依据下式得到ASTEP = 2_m · 2n = 2_4。对于图所示的例子，细/粗交换区 D0F/A0F为2位宽，亦即2_3-2_4(或位3-4)。因此，细校正值由位3-8组成，亦即2_3-2_8，其中，细交换区DOF由位3-4组成，亦即2_3-2_4。粗校正值由位1-4组成，亦即广力―4，其中， 粗交换区AOF由位3-4组成，亦即2_3-2_4。在图:3B中，比粗交换区AOF更高的有效位标记为AOFM，BLff校正值的截断后幅度M的交换区则标记为0FFS。在步骤35，根据本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：林志冯，
申请(专利权)人：承景科技股份有限公司，
类型：发明
国别省市：
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