用于多晶硅栅耗尽测试的MOS结构及制造方法技术

本发明专利技术公开了一种用于多晶硅栅耗尽测试的MOS结构，包括源区、漏区、栅结构和沟道区，栅结构由栅氧化层、多晶硅栅组成。源区、漏区、多晶硅栅的掺杂杂质为第一导电类型杂质且杂质是通过源漏注入同时形成。沟道区由位于栅结构下方、源区和漏区之间的第一导电类型阱组成。源区、漏区、多晶硅栅的掺杂浓度大于第一导电类型阱的掺杂浓度。本发明专利技术公开了一种用于多晶硅栅耗尽测试的MOS结构的制造方法。本发明专利技术将沟道区的掺杂类型和源漏区、多晶硅栅设置为相同，在多晶硅栅耗尽的CV测试中，采用本发明专利技术MOS结构能排除沟道区的耗尽层的影响而能单独测试出多晶硅栅耗尽情况、从而能提高多晶硅栅耗尽测试的准确度。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路制造领域，特别是涉及一种多晶硅栅耗尽的测试结构；本专利技术还涉及一种多晶硅栅耗尽的测试结构的制造方法。
技术介绍
在CMOS器件中，随着尺寸变小，多晶硅栅的掺杂通常采用源漏注入来实现。但是相对于单独的多晶硅栅优化掺杂如多晶硅淀积时的原位掺杂，由于源漏注入之后使杂质扩散的热过程较少，导致在多晶硅栅在靠近栅氧化层的地方的杂质浓度较低。这样在MOS结构工作的时候，会在多晶硅栅中的杂质浓度较低的区域形成耗尽区，从而使MOS结构的阈值电压增加。因此，需要设计一种结构用来检测多晶硅栅的耗尽程度，从而优化源漏注入条件来抑制多晶硅栅的耗尽。现有用于多晶硅栅耗尽测试结构为MOS结构。如图1A、图IB所示，现有用于多晶硅栅耗尽测试的MOS结构为NMOS结构或PMOS结构。以现有用于多晶硅栅耗尽测试的NMOS 结构为例，现有用于多晶硅栅耗尽测试的NMOS结构包括P阱1、源区加、漏区2b、栅氧化层 3和多晶硅栅4，所述栅氧化层3和多晶硅栅4组成栅结构；其中源区加和漏区2b为在所述栅结构的两侧呈对称结构，且所述源区加、所述漏区2b、所述多晶硅栅4都是通过源漏注入同时进行N型杂质的掺杂；处于所述栅结构的下方、所述源区加和漏区2b之间的所述P 阱1组成沟道区；所述多晶硅栅4连接一栅极5、所述P阱1连接一衬底电极6。现有技术是通过测试现有用于多晶硅栅耗尽测试的NMOS结构的CV曲线来测试多晶硅栅耗尽情况。如图IA所示，为现有用于多晶硅栅耗尽测试的NMOS结构的多晶硅栅加负电压时的电荷示意图，可知，衬底电极6接地、栅极5接负电压后，所述栅氧化层3的上下两侧的所述多晶硅栅4和所述P阱1中形成的沟道区都为积累状态即在所述多晶硅栅4中形成有电子积累层7、在所述沟道区中空穴积累层8，此时测出的电容为所述栅氧化层3的电容。如图IB所示，为现有用于多晶硅栅耗尽测试的NMOS结构的多晶硅栅加正电压时的电荷示意图，可知，衬底电极6接地、栅极5接正电压后，所述多晶硅栅4和所述P阱1中形成的沟道区都处于耗尽或者反型的状态，即在所述多晶硅栅4中形成负离子耗尽层9以及空穴反型层8、在所述沟道区中形成有正离子耗尽层9以及电子反型层7。如果多晶硅栅4 和所述沟道区同时处于耗尽的状态，测试出来的电容就是多晶硅栅4的耗尽层、沟道区的耗尽层以及栅氧化层的电容的串联值。因为沟道区的耗尽层的存在，这时所测得的CV值就不能反映单独的多晶硅栅4的耗尽情况。另外，如果按照图IA的电极接法、以积累区测的电容值来计算栅氧化层3的厚度的话，在栅氧化层3的厚度比较厚的情况下，是没有问题的。但是随着所述栅氧化层3的厚度变薄，器件的漏电会变大，测出来的电容值准确度会变低。
技术实现思路
本专利技术所要解决的技术问题是提供一种用于多晶硅栅耗尽测试的MOS结构，在多晶硅栅耗尽的CV测试中，能单独测试出多晶硅栅耗尽情况、提高多晶硅栅耗尽测试的准确度。本专利技术还要提供一种用于多晶硅栅耗尽测试的MOS结构的制造方法。为解决上述技术问题，本专利技术提供的用于多晶硅栅耗尽测试的MOS结构包括源区、漏区、栅结构和沟道区，所述栅结构由栅氧化层、多晶硅栅组成；所述源区、所述漏区、所述多晶硅栅的掺杂杂质为第一导电类型杂质，所述源区、所述漏区、所述多晶硅栅的第一导电类型杂质通过源漏注入同时形成；所述沟道区由位于所述栅结构下方、所述源区和所述漏区之间的第一导电类型阱组成；所述源区、所述漏区、所述多晶硅栅的掺杂浓度大于所述第一导电类型阱的掺杂浓度。更优选择为，所述MOS结构为NMOS结构，所述第一导电类型为N型、所述第一导电类型阱为N型阱。所述MOS结构的所述源区、所述漏区、所述多晶硅栅的源漏注入的工艺条件为注入杂质为磷或砷，注入能量为OKEV 200KEV，注入剂量为lE13cnT2 lE16cnT2，注入次数为单次注入或多次注入；所述沟道区的N型阱的形成工艺条件为注入杂质为磷或砷，注入能量为OKEV 2000KEV，注入剂量为IEllcnT2 lE15cnT2，注入次数为单次注入或多次注入。更优选择为，所述MOS结构为PMOS结构，所述第一导电类型为P型、所述第一导电类型阱为P阱。所述MOS结构的所述源区、所述漏区、所述多晶硅栅的源漏注入的工艺条件为注入杂质为硼或氟化硼，注入能量为OKEV 200KEV，注入剂量为lE13cnT2 lE16cnT2， 注入次数为单次注入或多次注入；所述沟道区的P型阱的形成工艺条件为注入杂质为硼或氟化硼，注入能量为OKEV 2000KEV，注入剂量为IEllcnT2 lE15cnT2，注入次数为单次注入或多次注入。为解决上述技术问题，本专利技术提供的用于多晶硅栅耗尽测试的MOS结构的制造方法，包括如下步骤步骤一、在硅衬底中进行离子注入形成第一导电类型阱。步骤二、在所述第一导电类型阱上依次形成栅氧化层、多晶硅栅，刻蚀所述栅氧化层和所述多晶硅栅形成栅结构。步骤三、通过第一导电类型的源漏注入在所述栅结构两侧的所述第一导电类型阱中形成源区和漏区、同时对所述多晶硅栅注入第一导电类型杂质，处于所述栅结构下方、所述源区和漏区之间的所述第一导电类型阱组成沟道区。更优选择为，MOS结构为NMOS结构，所述第一导电类型为N型、所述第一导电类型阱为N型阱。步骤一中的N型阱的形成工艺条件为注入杂质为磷或砷，注入能量为OKEV 2000KEV，注入剂量为IEllcnT2 lE15cnT2，注入次数为单次注入或多次注入；步骤三中的所述源漏注入的工艺条件为注入杂质为磷或砷，注入能量为OKEV 200KEV，注入剂量为 IE 13cm-2 lE16cnT2，注入次数为单次注入或多次注入。更优选择为，所述MOS结构为PMOS结构，所述第一导电类型为P型、所述第一导电类型阱为P阱。步骤一中的P型阱的形成工艺条件为注入杂质为硼或氟化硼，注入能量为 OKEV 2000KEV，注入剂量为IEllcnT2 lE15cnT2，注入次数为单次注入或多次注入；步骤三中的所述源漏注入的工艺条件为注入杂质为硼或氟化硼，注入能量为OKEV 200KEV， 注入剂量为lE13cnT2 lE16cnT2，注入次数为单次注入或多次注入。和现有技术中MOS结构的形成沟道区的阱区的掺杂类型和源区、漏区的掺杂类型相反不同，本专利技术的MOS结构的形成沟道区的阱区的掺杂类型和源区、漏区的掺杂类型相同，这样在多晶硅栅耗尽的CV测试中，采用本专利技术MOS结构能排除沟道区的耗尽层的影响而能单独测试出多晶硅栅耗尽情况、从而能提高多晶硅栅耗尽测试的准确度。附图说明下面结合附图和具体实施方式对本专利技术作进一步详细的说明图IA是现有用于多晶硅栅耗尽测试的NMOS结构的多晶硅栅加负电压时的电荷示意图；图IB是现有用于多晶硅栅耗尽测试的NMOS结构的多晶硅栅加正电压时的电荷示意图；图2是本专利技术用于多晶硅栅耗尽测试的MOS结构的结构示意图；图3A是本专利技术实施例用于多晶硅栅耗尽测试的MOS结构的多晶硅栅加负电压时的电荷示意图；图;3B是本专利技术实施例用于多晶硅栅耗尽测试的MOS结构的多晶硅栅加正电压时的电荷示意图；图4是本专利技术实施例MOS结构的多晶硅栅耗尽测试的CV测试结果图。 具体实施例方式如图2所示，为本专利技术用于多晶硅栅耗尽测试的MOS结构的结构示意图，包括本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：钱文生，董金珠，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：