晶体管及其制造方法技术

本发明专利技术涉及晶体管及其制造方法。本发明专利技术的晶体管包括：半导体衬底；形成在所述半导体衬底上的栅极电介质；形成在所述栅极电介质上的栅极；位于所述半导体衬底中、且分别在所述栅极两侧的源区和漏区，其中至少所述源区和漏区之一包含至少一个位错；位于所述源区和漏区上方的含硅外延半导体层；以及位于所述外延半导体层上方的金属硅化物层。

【技术实现步骤摘要】

本专利技术涉及半导体器件制造领域，尤其涉及。
技术介绍
通常，集成电路包含形成在衬底上的NMOS (η型金属-氧化物-半导体)晶体管和 PMOS (ρ型金属-氧化物-半导体)晶体管的组合。集成电路的性能与其所包含的晶体管的性能有直接关系。因此，希望提高晶体管的驱动电流以增强其性能。美国专利申请No. 20100038685Α公开了一种晶体管，在该晶体管的沟道区与源/ 漏区之间形成位错，这种位错产生拉应力，该拉应力提高了沟道中的电子迁移率，由此晶体管的驱动电流得以增加。图Ila-Ilc示出了这种位错的形成。在图Ila中，对已经形成了栅极电介质2和栅极3的半导体衬底1进行硅注入，从而形成非晶区域，如图中阴影部分所示。在图lib中，对该半导体衬底1进行退火，使得非晶区域再结晶，在再结晶过程中，水平方向和竖直方向上的两个不同的晶体生长前端相遇，如图中箭头所示，从而形成了图Ilc 所示的位错。
技术实现思路
当自由表面低于导电沟道的水平面或者在导电沟道的水平面上时，由位错产生的拉应力会显著减小。通常，为了减小源极和漏极接触的接触电阻，会在源区和漏区上方形成金属硅化物。然而，硅化物的形成涉及硅和金属的移动，这等效于在硅化物底面产生了某种自由表面，这种自由表面如果在导电沟道的水平面上时，会导致由位错产生拉应力减小。本专利技术的目的是提供一种晶体管以及一种晶体管的制造方法。本专利技术的晶体管包括半导体衬底；形成在所述半导体衬底上的栅极电介质；形成在所述栅极电介质上的栅极；位于所述半导体衬底中、且分别在所述栅极两侧的源区和漏区，其中至少所述源区和漏区之一包含至少一个位错；位于所述源区和漏区上方的含硅外延半导体层；以及位于所述外延半导体层上方的金属硅化物层。本专利技术的制造晶体管的方法包括如下步骤在形成了栅极的半导体衬底上形成掩膜层，所述掩膜层覆盖所述栅极以及所述半导体衬底；图形化该掩膜层，使得至少源区和漏区之一的至少一部分暴露；对源区和/或漏区的暴露部分进行第一离子注入步骤；对所述半导体衬底进行退火以在源区和/或漏区的暴露部分形成位错；在源区和漏区上形成含有硅的半导体层；在所述半导体层上形成金属层并进行退火以形成金属硅化物，其中所述金属硅化物的底面高于位于所述源区和漏区之间的导电沟道。在本专利技术的晶体管中，在源区和漏区上方形成含硅的半导体层，并且在该半导体层上沉积金属以形成金属硅化物，使得金属硅化物的底部位于导电沟道上方。根据本专利技术， 一方面通过形成金属硅化物减小了源极接触和漏极接触的接触电阻；另一方面通过使金属硅化物底部在导电沟道上方，避免了源区和/或漏区中形成的位错产生的拉应力显著减小。本专利技术的其它方面和优点将在以下结合附图更详细地描述。 附图说明图1示出了根据本专利技术第一实施方式的晶体管的示意图。图2a_2b示出了制造图1所示晶体管的一些步骤的示意图。图3示出了根据本专利技术第二实施方式的一个示例性晶体管的示意图。图4a_4d示出了制造图3所示晶体管的一些步骤的示意图。图5示出根据本专利技术第二实施方式的另一个示例性晶体管的示意图。图6示出了制造图5所示晶体管的步骤之一的示意图。图7示出了根据本专利技术的第三实施方式的晶体管的示意图。图8a_8b示出了制造图7所示的晶体管的一些步骤的示意图。图9a示意性示出了根据本专利技术第四实施方式的一个例子的晶体管制造方法的步骤之"* ο图9b示意性示出了根据本专利技术第四实施方式的一个例子的晶体管。图IOa示意性示出了根据本专利技术第四实施方式的另一个例子的晶体管制造方法的步骤之一。图IOb示意性示出了根据本专利技术第四实施方式的另一个例子的晶体管。图Ila-Ilc示出了现有技术中位错的形成。具体实施例方式以下结合附图描述本专利技术的优选实施例。附图是示意性的并未按比例绘制，且只是为了说明本专利技术的实施例而并不意图限制本专利技术的保护范围。贯穿附图相同的附图标记表示相同或相似的部件。为了使本专利技术的技术方案更加清楚，本领域熟知的工艺步骤及器件结构在此省略。<第一实施方式>图1示出了根据本专利技术第一实施方式的晶体管的示意图。如图1所示，晶体管100 包括半导体衬底102、形成在所述半导体衬底102上的栅极电介质104、形成在所述栅极电介质104上的栅极106、在所述半导体衬底102中且分别位于栅极106两侧的源区108和漏区110、以及沟道区112，所述沟道区112位于源区108和漏区110之间且在栅极电介质 104下方。在图1所示的晶体管100中，所述源区108和漏区110包含毗邻所述沟道区112 的位错101。所述位错对沟道区112施加拉应力(如图中箭头所示)，这种拉应力使得沟道区的电子迁移率增加。晶体管100还包括形成在栅极电介质104和栅极106侧壁上的侧墙116，形成在所述源区108和漏区110上的半导体层118，以及位于所述半导体层上的金属硅化物层 122。所述半导体层118可以是Si、SiGe或Si:C层。实际上，晶体管100还包括源极接触和漏极接触，由于这些都是本领域普通技术人员所熟知的，因此在此并未示出和描述。形成该晶体管100的方法包括，首先如图lla-c中所示在源区108和漏区110中形成位错，然后在栅极电介质104和栅极106侧壁上形成侧墙116，并且随后在源区108和漏区110上形成半导体层118，得到如图加所示的结构。该半导体层118可以通过外延生长的方式形成，例如通过溅射，化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、 及/或其他合适的工艺等方法形成。所述半导体层118可以是典型掺杂的。接下来，在所述半导体层118上沉积金属层120，例如，Ni层、Ti层或Co层，如图2b所示。最后，对图2b 中所得到的结构进行退火，使得金属层120中的金属与所述半导体层118反应生成金属硅化物层122，并且之后除去金属层120的未反应的部分，从而得到如图1所示的晶体管。根据本实施方式，金属硅化物底部在导电沟道上方，在减小源极接触和漏极接触的接触电阻的同时，避免了源区和漏区中形成的位错产生的拉应力显著减小。<第二实施方式>图3示出了根据本专利技术的第二实施方式的一个示例性晶体管200a。如图3所示， 该晶体管200a与第一实施方式的晶体管100的区别在于，在所述源区108和漏区110中均包含两个位错。尽管图3中示出所述位错不相交，但所述位错也可以是相交的。图如-d示出了晶体管200a的制造过程中的一些阶段。如图如所示，首先在形成了栅极电介质104和栅极106的半导体衬底102上形成掩膜层114。该掩膜层114可以由光刻胶形成，或者是由诸如氧化硅和/或氮化硅的电介质材料形成的硬掩膜层。尽管在图 1中示出所述掩膜层114形成为覆盖栅极106，但是本专利技术不限于此，掩膜层114也可以形成为与栅极106齐平或者低于栅极106。接下来，图形化所述掩膜层114，使得源区108和漏区110都有一部分暴露，如图 4b所示。图形化掩膜层114可以通过本领域熟知的光刻工艺实现，在此并未详细描述。在图形化掩膜层114之后，对所述源区108和漏区110的暴露部分进行离子注入， 以形成非晶区113，如图如所示。再接下来，除去所述掩膜层114并对所得到的结构进行退火，从而在源区108和漏区Iio中本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：尹海洲，朱慧珑，骆志炯，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：