本发明专利技术涉及一种基于绝缘体上硅的MOS晶体管，包括：从上至下依次为顶层硅、隐埋氧化层和底层硅的绝缘体上硅；自左向右依次设置于顶层硅内的MOS晶体管体区、体接触连接区及体接触区；设置于MOS晶体管体区上表面的正栅氧化层，设置于正栅氧化层上表面的正栅多晶硅层，设置于正栅多晶硅层上表面的正栅多晶硅化物层；设置于正栅多晶硅层左侧的第一侧墙区，以及设置于正栅多晶硅层右侧的第二侧墙区；设置于MOS晶体管体区内部靠近第一侧墙区的漏区，设置于漏区上表面的漏区硅化物层，以及设置于漏区左侧的第一隔离氧化物区。本发明专利技术提供的基于绝缘体上硅的MOS晶体管可有效抑制浮体效应对SOI?MOS器件性能的影响。
【技术实现步骤摘要】
本专利技术涉及半导体器件领域，尤其涉及一种基于绝缘体上硅的MOS晶体管。
技术介绍
绝缘体上的硅(SOI，silicon-on-insulator)是指在绝缘衬底上形成一层单晶硅薄膜，或者是单晶硅薄膜被绝缘层(通常是Sit)》从支撑的硅衬底中分开而形成的材料结构。SOI器件同体硅器件的差别主要是由隐埋氧化层的引入导致的，其可以使MOS器件的结构发生三点主要变化隐埋氧化层隔离了器件的有源区和衬底、隐埋氧化层代替了衬底同源和漏的直接接触及有源区由整个衬底变为了一层薄硅膜。因此，与体硅技术相比，SOI CMOS技术具有无闩锁、高速、低功耗、小型化和抗辐照等优点。但由于隐埋氧化层的电隔离作用，在没有电极引出的情况下，SOI器件体区的电位是浮空的。随着MOS器件漏电压和器件工作状态的改变，体区电位也随之变化，从而产生了浮体效应。其主要表现为翘曲效应、 反常亚阈值斜率、单管闭锁效应、漏源击穿电压降低等。目前业内主要通过在SOI MOS晶体管结构中设置合适的体接触区域达到缓解浮体效应的目的，通常为紧密体接触和栅两侧体引出，但这同样会引入一系列的寄生效应，比如栅-源电容及漏电导的增加会引起器件频率特性的劣化，与源短接的体接触形式也会引起器件的过早击穿，此外采用多根短栅条并联降低串联体电阻的方法也会引起栅寄生电容的增加，并且随着栅极宽度的增加，处于耗尽层和隐埋氧化层之间的体区方块电阻也会增大， 从而降低了体接触的有效性。
技术实现思路
为了解决上述的技术问题，提供了一种基于绝缘体上硅的MOS晶体管，其目的在于，有效抑制浮体效应对SOI MOS器件性能的影响，并一种不受器件宽长比限制的SOI MOS 晶体管体引出结构，并且与传统SOI CMOS工艺兼容。本专利技术提供了一种基于绝缘体上硅的MOS晶体管，该MOS晶体管包括从上至下依次为顶层硅、隐埋氧化层3和底层硅2的绝缘体上硅；自左向右依次设置于顶层硅内的MOS晶体管体区4、体接触连接区16及体接触区 18 ；设置于MOS晶体管体区4上表面的正栅氧化层8，设置于正栅氧化层8上表面的正栅多晶硅层10，设置于正栅多晶硅层10上表面的正栅多晶硅化物层11 ；设置于正栅多晶硅层10左侧的第一侧墙区9，以及设置于正栅多晶硅层10右侧的第二侧墙区12 ；设置于MOS晶体管体区4内部靠近第一侧墙区9的漏区6，设置于漏区6上表面的漏区硅化物层7，以及设置于漏区6左侧的第一隔离氧化物区5 ；设置于MOS晶体管体区4内部靠近第二侧墙区12的源区14，设置于源区14上表面至少一部分上的源区硅化物层13 ；设置于体接触区18上表面至少一部分上的体接触区硅化物层17，以及设置于体接触区18右侧的第二隔离氧化物区19 ；设置于体接触连接区16上表面、源区14上表面至少一部分和体接触区18上表面至少一部分上的硅化物掩蔽层15 ；设置于底层硅2下表面的背栅金属层1。所述正栅氧化层8覆盖了 MOS晶体管体区4上表面等于沟道尺寸Ll的区域。所述底层硅2和隐埋氧化层3构成背栅。分别在漏区6、源区14、体接触区18和正栅多晶硅层10上表面的中央进一步设置有接触孔。所述顶层硅及底层硅2的掺杂类型为P型半导体掺杂，且均为轻掺杂。所述MOS晶体管为NMOS晶体管，所述NMOS晶体管的MOS晶体管体区(4)为P型半导体掺杂，且为轻掺杂；或者所述MOS晶体管为PMOS晶体管，所述PMOS晶体管的MOS晶体管体区(4)为N型半导体掺杂，且为轻掺杂。所述MOS晶体管体区(4)为N型半导体掺杂，所述漏区(6)和源区(14)均为P型半导体掺杂，且为重掺杂；或者所述MOS晶体管体区(4)为P型半导体掺杂，所述漏区(6) 和源区(14)均为N型半导体掺杂，且为重掺杂；所述体接触区(18)掺杂类型与MOS晶体管体区(4)掺杂类型相同，且为重掺杂。所述体接触连接区16掺杂类型与MOS晶体管体区4掺杂类型相同，且为重掺杂。所述体接触连接区16掺杂类型与MOS晶体管体区4掺杂类型相同，且为轻掺杂。所述漏区6和源区14的离子注入深度tl小于所述顶层硅厚度；所述MOS晶体管体区4、体接触连接区16及体接触区18的离子注入深度t2与所述顶层硅厚度相同。所述漏区6的宽度L2和源区14的宽度L2均大于两倍的沟道尺寸L1 ；所述体接触区18的宽度L6大于两倍的沟道尺寸L1 ；所述体接触连接区16的宽度L4大于一倍的沟道尺寸！^且小于十倍的沟道尺寸Lp所述硅化物掩蔽层15覆盖源区14部分的宽度L3大于一倍的沟道尺寸L1且小于源区14的宽度L2 ；所述硅化物掩蔽层15覆盖体接触区18部分的宽度L5大于一倍的沟道尺寸L1且小于体接触区18宽度L2 ；所述硅化物掩蔽层15完全覆盖体接触连接区16的宽度L4。所述漏区6和源区14为左右对称结构，可等效互换。本专利技术提供的基于绝缘体上硅的MOS晶体管可有效抑制浮体效应对SOI MOS器件性能的影响，同时可进一步提升器件的静态和动态击穿性能；可得到一种不受器件宽长比限制的SOI MOS晶体管体引出结构，制造过程与SOI CMOS工艺兼容，可有效提高集成度，降低生产成本和工艺难度。附图说明图1是本专利技术提供的基于绝缘体上硅的MOS晶体管结构的版图示意图；图2是本专利技术提供的基于绝缘体上硅的MOS晶体管结构沿点划线20纵切的剖面结构示意图；图3是本专利技术提供的两种基于绝缘体上硅的MOS晶体管与常规SOIMOS晶体管输出特性对比曲线。具体实施例方式下面结合附图，对本专利技术做进一步的详细描述。如图1所示，图1是基于绝缘体上硅的MOS晶体管结构的版图示意图，通过对第一掺杂区21所覆盖区域进行离子注入同步形成漏区6、源区14以及正栅多晶硅层10的掺杂； 对第二掺杂区22所覆盖区域进行离子注入形成体接触区18的掺杂。第一掺杂区21与第二掺杂区22不可交叠，且间距L7大于零且小于体接触连接区16的宽度L4。沿点划线20纵切可得到图2所示的基于绝缘体上硅的MOS晶体管结构剖面示意图。在本具体实施例中，本专利技术所提供的基于绝缘体上硅的MOS晶体管结构以从上至下依次为顶层硅、隐埋氧化层3和底层硅2的绝缘体上硅作为基本架构，该MOS晶体管结构包括设置于顶层硅内自左向右依次为MOS晶体管体区4、体接触连接区16及体接触区 18 ；设置于MOS晶体管体区4上表面的正栅氧化层8，设置于正栅氧化层8上表面的正栅多晶硅层10，设置于正栅多晶硅层10上表面的正栅多晶硅化物层11 ；设置于正栅多晶硅层10左侧的第一侧墙区9，以及设置于正栅多晶硅层10右侧的第二侧墙区12 ；设置于MOS晶体管体区4内部靠近第一侧墙区9 一侧的漏区6，设置于漏区6上表面的漏区硅化物层7，以及设置于漏区6左侧的第一隔离氧化物区5 ；设置于MOS晶体管体区4内部靠近第二侧墙区12 —侧的源区14，设置于源区14 上表面至少一部分上的源区硅化物层13 ；设置于体接触区18上表面至少一部分上的体接触区硅化物层17，以及设置于体接触区18右侧的第二隔离氧化物区19 ；设置于体接触连接区16上表面、源区14上表面至少一部分和体接触区18上表面至少一部分上的硅化物掩蔽层15 ；设置于底层硅2下表面的背栅金属层1。所述正栅氧化层8覆盖了 MOS晶体管体区4上表面等于沟道尺寸L1的区域。所述底层硅本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：刘梦新，赵发展，刘刚，罗家俊，韩郑生，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：
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